Desain dan Implementasi Encoder 2B1Q Berbasis FPGA

Transkripsi

1 Desain dan Implemenasi Encoder Berbasis FPGA Sahbuddin Abdul Kadir 1 1 Teknik Elekro, Polieknik Negeri Ujung Pandang Sahbuddin.ak@poliupg.ac.id Absrak Pada sisem komunikasi digial, daa diransmisikan dalam benuk pulsa yang mempresenasikan b i 0 dan 1. Jika informasi yang diransmisikan masih dalam benuk analog, erlebih dahulu diubah ke dalam benuk digial. Proses pengubahan sinyal analog ke sinyal digial menggunakan beberapa benuk pengkodean sinyal dianaranya yaiu NRZ, Bipolar-AMI, dan HDB3 sesuai dengan saluran yang akan dilaluinya. Pengkodean ini biasa disebu dengan penyandian saluran. Umumnya represenasi sinyal digial menggunakan NRZ dengan dua level egangan. Represenasi bi 0 dan 1 pada jaringan komunikasi daa menggunakan kabel embaga memerlukan perhaian khusus yang berhubungan dengan sinyal. Salah saunya adalah aenuasi yang membua sinyal melemah dengan berambahnya jarak dan frekuensi yang semakin inggi. Dengan demikian diperlukan suau eknik penyandian yang bukan sekedar merepresenasikan informasi ke dalam bi 0 dan 1, eapi memiliki kualifikasi yang berkaian dengan karakerisik jarak dan frekuensi informasi. adalah suau eknik pengkodean 2 (dua) biner yang direpresenasikan dalam 1 dari 4 level egangan. Pola daa yang erdiri dari 2 bi dikodekan menjadi sebuah elemen sinyal yang merupakan bagian dari empa level sinyal. Sehingga daa erkirim dengan kecepaan 2 (dua) kali lebih cepa dibanding dengan pengkodean NRZ. Kaa kunci: sinyal, jarak, frekuensi, I. Pendahuluan Pada sisem komunikasi digial, daa diransmisikan dalam benuk pulsa yang mempresenasikan bi 0 dan 1. Jika informasi yang diransmisikan masih dalam benuk analog, erlebih dahulu diubah ke dalam benuk digial. Proses pengubahan sinyal analog ke sinyal digial menggunakan beberapa benuk pengkodean sinyal dianaranya yaiu NRZ, Bipolar-AMI, dan HDB3 sesuai dengan saluran yang akan dilaluinya. Pengkodean ini biasa disebu dengan penyandian saluran. Umumnya represenasi sinyal digial menggunakan NRZ dengan dua level egangan. Represenasi bi 0 dan 1 pada jaringan komunikasi daa menggunakan kabel embaga memerlukan perhaian khusus yang berhubungan dengan sinyal. Salah saunya adalah aenuasi yang membua sinyal melemah dengan berambahnya jarak dan frekuensi yang semakin inggi. Dengan demikian diperlukan suau eknik penyandian yang bukan sekedar merepresenasikan informasi ke dalam bi 0 dan 1, eapi memiliki kualifikasi yang berkaian dengan karakerisik jarak dan frekuensi informasi. adalah suau eknik pengkodean 2 (dua) biner yang direpresenasikan dalam 1 dari 4 level egangan. Pola daa yang erdiri dari 2 bi dikodekan menjadi sebuah elemen sinyal yang merupakan bagian dari empa level sinyal. Sehingga daa erkirim dengan kecepaan 2 (dua) kali lebih cepa dibanding dengan pengkodean NRZ. Pada peneliian ini didesain dan diimplemenasikan penyandian saluran menggunakan meode sisem on chip dan diimplemnasikan pada FPGA sebagai modul pembelajaran pada Prakikum Saluran Transmisi dan Telekomunikasi Radio unuk mendemonsrasikan pengkodean daa 2 bi menjadi sau elemen sinyal dari empa elemen sinyal yang berbeda. II. KAJIAN LITERATUR 2.1 Penyandian Saluran Penyandian saluran adalah pola pengkodean sinyal serial digial yang digunakan unuk memperahankan reliabilias dan inegrias daa. Line code yang digunakan dienukan oleh penyedia layanan komunikasi daa. Benuk kode biner 1 dan 0 seperi pada sinyal PCM, dapa direpresenasikan dalam beberapa forma sinyal serial digial yang disebu sebagai line-code sebagai beriku: Unipolar Pengkodean saluran jenis polar unggal aau unipolar adalah suau pengkodean yang paling sederhana. Pengkodean unipolar hanya menggunakan sebuah level egangan aau sau polarias unuk menyaakan dua posisi bilangan biner yaiu 0V (bila idak ada egangan) dan +V unuk menyaakan daa 1

2 biner 0 dan 1. Pengkodean unipolar mempunyai dua persoalan, yakni komponen DC dan sinkronisasi. Ampliudo raa-raa sinyal unipolar yang idak nol disebu dengan komponen DC (frekuensi nol) [5]. Sinyal dengan komponen DC idak dapa disalurkan ke media yang idak dapa menangani komponen DC. Karena pada ujung-ujung penerima biasanya erpasang kapasior kopling yang digunakan unuk menahan sinyal dc yang berakiba pada munculnya derau. Bila sinyal idak bervariasi, maka penerima idak dapa membedakan mana yang awal dan mana yang akhir dari iap-iap bi. Inilah masalah sinkronisasi dari pengkodean unipolar, yang memungkinkan aliran daanya erdiri dari derean panjang logika 1 dan 0. Pengkodean digial menggunakan perubahan level egangan unuk mengindikasikan adanya perubahan bi. Perubahan sinyal juga memberikan indikasi bahwa sau bi elah berakhir dan dimulai bi berikunya. v Gambar 2.1 Unipolar Polar Pengkodean polar menggunakan 2 (dua) buah level egangan yaiu V dan +V. Pengkodean saluran dalam kelompok polar, dibagi-bagi lagi menjadi bebrapa jenis yaiu: Non-Reurn o Zero (NRZ) Reurn o Zero (RZ) Mancheser Differanial Mancheser Jenis pengkodean polar menggunakan 2 (dua) buah level egangan yaiu V dan +V (egangan posiif dan negaif) unuk menyaakan daa biner dengan nilai 0 dan 1. Pengkodean saluran jenis Non-Reurn o Zero (NRZ) dibedakan menjadi dua yaiu a. NRZ-L menggunakan level +V digunakan unuk menyaakan daa biner 0, sedangkan level egangan V digunakan unuk menyaakan daa biner 1 seperi yang diunjukkan pada gambar 2.2. b. NRZ-I (Non-Reurn o Zero-Invered) NRZ-I (Non-Reurn o Zero-Invered) merepresenasikan level V aau +V yang menyaakan adanya perubahan daa biner dari menuju logika 1. Arinya, seiap ada perubahan uruan daa biner dari 0 ke 1 aau 1 ke 1, maka level egangan akan berubah dari sebelumnya NRZ-L NRZ-I Gambar 2.5 Perbedaan NRZ-L dan NRZ-I Pengkodean saluran jenis Reurn o Zero (RZ) menggunakan level V dan +V dengan ransisi di perengahan bi daa biner. Daa biner 0 dinyaakan dengan ransisi dari level V menuju 0V, sedangkan daa biner 1 dinyaakan dengan ransisi dari level 0V menuju +V. Conoh pengkodean saluran jenis RZ diunjukkan pada gambar beriku ini (Gambar 2.3) v Gambar 2.3 Reurn o Zero (RZ). Pengkodean Mancheser menggunakan level egangan V dan +V dengan ransisi diengah-engah bi daa biner. Daa biner 0 dinyaakan dengan ransisi level egangan dari +V menuju V, sedangkan daa biner 1 dinyaakan dengan ransisi level egangan dari V menuju +V. v Zero is One is Gambar 2.4 Pengkodean Mancheser. Pengkodean Differenial Mancheser digunakan pada jaringan oken ring dan merupakan modifikasi pengkodean Mancheser, dimana leak ransisi level egangan dari V menuju +V aau sebaliknya yaiu +V menuju V dipengaruhi oleh daa biner. Daa biner 0 diampilkan dengan ransisi level egangan erleak di awal inerval daa bi, sedangkan daa biner 1 dengan ransisi level egangan erleak diengah inerval bi dari daa. Conoh pengkodean Differenial Mancheser diunjukkan pada gambar

3 v Gambar 2.5 Differenial Mancheser Bipolar Jenis pengkodean bipolar yaiu pengkodean dengan menggunakan 3 (iga) buah level egangan, yaiu: -V, 0V, dan +V unuk menyaakan daa biner. Bi 0 akan bernilai level egangan nol dan bi 1 direpresenasikan dengan egangan yang selalu berlawanan polarias dari posiif ke negaif aau sebaliknya dari negaif ke posiif. Pengkodean jenis ini dapa diemukan pada AMI dan. Bipolar Alernae Mark Inversion (AMI) adalah jenis pengkodean bipolar yang paling sederhana menggunakan level egangan 0V unuk menyaakan bi 0, sedangkan bi 1 dinyaakan dengan level egangan V dan +V secara berganian. Dengan kaa lain, egangan 0 direpresenasikan sebagai bi 0. Bi 1 adalah represenasi oleh egangan posiif dan egangan negaif secara berganian Gambar 2.6 Alernae Mark Inversion (AMI) Pengkodean 2BIQ digunakan unuk melakukan pengkodean dua daa biner unuk dijadikan sau kuarer, pola daa yang erdiri dari 2 bi dikodekan menjadi sebuah elemen sinyal yang merupakan bagian dari sinyal berlevel empa. Sedangkan daa dikirim dengan kecepaan dua kali lebih cepa dibanding dengan pengkodean NRZ-L, dan pada bagian penerima memiliki empa hreshold unuk melayani penerimaan daa erkirim. Jika Daa bi 00 dinyaakan dengan level egangan -3 V, daa bi 11 dinyaakan dengan level egangan +1V, daa bi 01 dinyaakan dengan level egangan -1 V, daa bi 10 dinyaakan dengan egangan +3 V. Seperi diperlihakan pada gambar beriku ini Gambar 2.7 Daa. 2.2 Field-Programmable Gae Array (FPGA) FPGA merupakan sebuah IC digial yang sering digunakan unuk mengimplemenasikan rangkaian digial. FPGA berbenuk komponen elekronika dan semikondukor yang erdiri dari komponen gerbang erprogram (programmable logic) dan sambungan erprogram (inerkoneksi). Komponen gerbang erprogram erdiri aas gerbang logika biasa (AND, OR, NOT) maupun fungsi maemais dan kombinaorik yang lebih kompleks, seperi decoder, adder, subracor dan muliplier. Selain iu, Blok-blok komponen di dalam FPGA juga erdapa elemen memori (regiser) mulai dari flip-flop sampai pada RAM. FPGA sanga sesuai unuk pemrosesan kompuasi algorima inegrasi numerik. FPGA mempunyai koreksi error yang kecil dan merupakan eknologi yang bebas (echnologyindependen) unuk diimplemenasikan dalam berbagai algorima. Kinerja aplikasi FPGA lebih cepa dibandingkan dengan aplikasi mikrokonroler, karena FPGA hanya mensinesis perangka keras saja, semenara mikrokonroler mengeksekusi insruksi perangka lunak yang digunakan unuk mengendalikan perangka keras, sehingga waku unda yang diimplemenasikan hanya waku unda perambaan saja. Gambar 2.8 FPGA jenis Alera Cyclone De2. 3

4 Pengerian erprogram (programmable) pada FPGA adalah seperi inerkoneksi saklar pada bread board yang bisa diubah sesuai kebuuhan pengguna. Inerkoneksi ini bisa diprogram kembali oleh pengguna di lab aau lapangan (field). Oleh karena iu jajaran gerbang logika (Gae Array) ini disebu fieldprogrammable. III. METODE PENELITIAN Meode peneliian yang digunakan pada paneliian ini adalah desain dan implemnasi penyandian saluran. Desain dilakukan dengan bahasa pemrograman HDL verilog sedangkan implemenasi menggunakan FPGA. +3V. Sedangkan unuk mengembalikan sinyal informasi ke benuk aslinya dibuuhkan perangka decoder pada penerima. 3.4 Flowchar Encoder Desain encoder penyandian saluran dilakukan dengan coding HDL verilog. Desain dimulai dengan mendeeksi 2 bi daa inpu lalu dikodekan dengan salah sau dari empa elemen sinyal yang sesuai dengan runun 2 bi ersebu. Proses ini diunjukkan dengan flowchar pada gambar 3.2. Sar Inpu NRZ NRZ Deekor 2 Bi Encoder 2 Bi Pembangki Polarias Deeksi 2 Bi Deeksi Bi l Gambar 3.1. Diagram Blok Encoder 3.1 Deekor 2 Bi Daa inpu yang masuk, sebelum sampai ke rangkaian coding 2 bi didelay 1 bi. Indikasi 2 bi secara bersamaan sebagai langkah awal unuk membua lebar pulsa yang sesuai dengan algorina kode. Delay 1 bi (selalu) digunakan unuk membaca bi 1 dan 2 secara bersamaan dan dikodekan unuk level egangan yang sesuai runun bi 1 dan Encoder 2 Bi Runun bi yang erdeeksi akan dikodekan ke salah sau dari empa level egangan. Daa pada bi perama mengindikasikan polarias, jika bi perama=1 maka polarias sinyal posiif (+). Sebaliknya jika bi perama bernilai=0, maka polarias sinyal negaive (-). Sedangkan pada bi kedua mengindikasikan nilai level egangan. Jika bi kedua berlogika 1 maka level egangan 1V, dan level egangan 3V unuk bi 0. Pada oupu encoder akan diperoleh gabungan dari bi 1 dan 2 daa inpu. 3.3 Pembangki Polarias Pada bagian pembangki sinyal digunakan 4 level egangan. Polarias dan level egangan sesuai dengan runun bi 0 dan 1 unuk seiap 2 bi daa. Dimana, daa 00 dinyaakan dengan level egangan -3V, daa 11 dinyaakan dengan level egangan +1V, daa 01 dinyaakan dengan level egangan -1 V, daa 10 dinyaakan dengan egangan Bi 0? Polarias - Polarias + Deeksi Bi ll Deeksi Bi ll Bi 0? Bi 0? -3V +3V -1V +1V Penjumlah Lanju? Sar Gambar 3.2 Flowchar Encoder 3.5 Inegrasi FPGA Implemenasi encoder panyandian saluran FPGA menggunakan program aplikasi quarus. Inegrasi HDL verilog encoder dimulai dengan sinesis unuk mengeahui frekuensi clock maksimum yang dapa digunakan. Seelah iu, dilakukan konfigurasi pin unuk menyediakan por inpu dan oupu encoder. Por inpu menggunakan clock inernal. Sedangkan daa inpu menggunakan 8 swich pada board FPGA Alera DE2. Kemudian por oupu memamfaakan General Por Inpu Oupu (GPIO) pada board FPGA. 4

5 Sar Bua design di verilog Save Menenukan Device Kompilasi Simulasi Konfigurasi Pin Download FPGA Sop Generae Waveform Simulaon Gambar 3.3. Inegrasi FPGA 4.1 Dengan Sau Level Tegangan Pada rangkaian pembangki sinyal, digunakan 4 level egangan. Polarias dan level egangan sesuai dengan runun dua bi daa biner. Daa 00 dinyaakan dengan level egangan -3 V, daa 11 dinyaakan dengan level egangan +1V, daa 01 dinyaakan dengan level egangan -1 V, daa 10 dinyaakan dengan egangan +3 V. Daa inpu unuk sau level egangan diunjukkan pada gambar 4.2 dan 4.3. Kanal 1 pada gambar 4.2 menunjukkan sinyal inpu clock dan inpu NRZ pada kanal 2. Sedangkan pada kanal 1 pada gambar 4.3 adalah inpu NRZ dan oupu encoder pada kanal 2. IV. HASIL DAN PEMBAHASAN Hasil perancangan encoder penyandian diinegrasikan ke board FPGA menggunakan program aplikasi quarus. Inegrasi dimulai dengan compile kode verilog penyandian unuk memeriksa jika erjadi kesalahan pemrograman. Seelah iu dilakukan simulasi unuk meliha keluaran hasil rancangan sudah sesuai dengan inpu yang diberikan. Sebelum diimplemenasikan ke board FPGA, dilakukan konfigurasi pin sebagai por inpu dan oupu implemenasi penyandian. Sehingga ersedia por unuk pengukuran dan pengujian. Gambar 4.2 Sinyal inpu clock dan NRZ Sar Bua design di verilog Save Menenukan Device Kompilasi Simulasi Konfigurasi Pin Download FPGA Sop Generae Waveform Simulaon Gambar 4.1 Inegrasi FPGA Gambar 4.3 Inpu NRZ dan oupu 4.2 Dengan Dua Level Tegangan Daa inpu unuk dua level egangan diunjukkan pada kanal 1 dan oupu encoder pada kanal 2 gambar

6 level egangan -1V, daa 11 dinyaakan dengan level egangan +1V yang dihasilkan merupakan nilai polariasnya. 4.4 Dengan Empa Level Tegangan Daa inpu unuk empa level egangan diunjukkan pada kanal 1 dan oupu encoder pada kanal 2 gambar 4.6. Gambar 4.4 Inpu NRZ dan oupu Hasil pengujian pada pembangki polarias menghasilkan sinyal dengan level egangan V2. Sinyal ini merupakan sinyal dengan runun bi 11 dan 00. Daa oupu yang dihasilkan yaiu berupa sinyal dengan egangan V2 dan V0 karena Daa 11 dinyaakan dengan level egangan +1V, daa 00 dinyaakan dengan level egangan -3V merupakan nilai polarias yang dihasilkan. 4.3 Dengan Tiga Level Tegangan Daa inpu unuk iga level egangan diunjukkan pada kanal 1 dan oupu pada kanal 2 gambar 4.5 Gambar 4.5 Inpu NRZ dan oupu Daa inpu unuk iga level egangan diunjukkan pada gambar 4.5 Channel 1 merupakan inpu daa (NRZ) dan channel 2 merupakan oupu. Hasil pengujian pada pembangki polarias menghasilkan sinyal dengan level egangan V3, V1, dan V2 sinyal ini merupakan sinyal dengan runun bi 10, 01, dan 11 Daa oupu yang dihasilkan yaiu berupa sinyal dengan egangan V3, V1, dan V2 karena Daa 10 dinyaakan dengan level egangan +3V, daa 01 dinyaakan dengan Gambar 4.6 Inpu NRZ dan oupu Daa inpu unuk iga level egangan diunjukkan pada gambar 4.6 Channel 1 merupakan inpu NRZ daa dan channel 2 merupakan oupu dari rangkaian pembangki polarias. Hasil pengujian pada pembangki polarias akan menghasilkan sinyal dengan level egangan V3, V1, V2, dan V0 sinyal ini merupakan sinyal dengan runun bi 10, 01, 11, dan 00. Daa oupu yang dihasilkan yaiu berupa sinyal dengan egangan V3, V1, V2, dan V0 karena Daa 10 dinyaakan dengan level egangan +3 V, daa 01 dinyaakan dengan level egangan -1V, daa 11 dinyaakan dengan level egangan +1 V, daa 00 dinyaakan dengan egangan -3 V. Daa inpu NRZ 8 bi sebagai es-bench pada peneliian ini digunakan unuk memperlihakan oupu pengujian encoder penyandian saluran pada FPGA. Karena encoder menggunakan 4 elemen sinyal yang berbeda unuk mengkodekan seiap 2 bi inpu, maka esbench divariasikan unuk 4 runun bi yang berbeda. Sehingga seiap elemen sinyal dapa diamai pada oupu encoder. Hasil desain dan implemenasi encoder penyandian saluran menggunakan FPGA dapa memnampilkan 4 elemen sinyal yang berbeda dengan level egangan yang elah menunjukkan algorima penyandian saluran. Teapi masih memerlukan 6

7 perangka ambahan unuk menampilkan egangan -3V, -1V, +1V dan +3V. walaupun demikin encoder ini sudah dapa digunakan unuk mendemonsrasikan penyandian saluran unuk memperlihakan empa elemen sinyal yang berbeda unuk seiap runun 2 bi yang berbeda. V. KESIMPULAN Teknik pennyandian saluran 2 biner dengan yang merepresenasikan seiap 2 bi daa inpu ke salah sau dari empa elemen sinyal membua daa erkirim dengan kecepaan 2 (dua) kali lebih cepa dibanding dengan pengkodean NRZ. Sehingga dapa mereduksi seengah dari bandwih. Sehingga dapa digunakan pada frekuensi rendah dan jarak yang lebih jauh sampai 5 KM menggunakan saluran kawa UTP. UCAPAN TERIMA KASIH Pada pelaksanaan peneliian ini penulis dibanu oleh rekan-rekan dosen mahasiswa Teknik Elekro Polieknik Negeri Ujung pandang. Oleh karena iu penulis mengucapkan erima kasih yang sebesarbesarnya semoga hasil peneliian ini dapa bermamfaa bagi kemajuan ilmu pengeahuan. REFERENSI 1. Ali, Imran and Ahmad, Ali An Efficien FPGA Based HDB3 Decoding Sysem Using, nernaional Journal of Fuure Compuer and Communicaion Vol. 2, No Salling, William Daa and Compuer Communicaion. New Jersey: Prenice-Hall Inernaional, Inc. 3. Sandige, Ricards Modern Digial Design. McGraw-Hill Publishing Company. 4. Sanley, William D. 1994, Operaional Amplifier wih Linier Inegraed Circui. McGraw-Hill. 5. Winch, Rober G Telecommunicaion Transmission Sysem. Singapura; McGraw-Hill, Inc. 6. Black Box Nework Services HDB3 Encoding hp:// 7. Kadir, Sahbuddin Abdul Rancang Bangun Penyandian Saluran HDB3 Berbasis FPGA. Seminar Nasional Teknik Elekro dan Informaika 7