Rancang Bangun Penyandian Saluran HDB3 Berbasis FPGA

Transkripsi

1 Rancang Bangun Penyandian Saluran HDB3 Berbasis FPGA Sahbuddin Abdul Kadir 1, Irmawati 2 1,2 Teknik Elektro, Politeknik Negeri Ujung Pandang dinsth@yahoo.com, irmawati@poliupg.ac.id Abstrak Pada sistem komunikasi digital, informasi direpresentasikan dalam bentuk bit nol dan satu. Untuk jarak tertentu, representasi ini masih memungkinkan diidentifikasi pada penerima. Sebaliknya untuk jarak jauh akan menimbulkan masalah komponen dc dan sinkronisasi. Komponen dc pada penyandian saluran dapat dihilangkan dengan 2 level teganngan yang selalu berlawanan pada representasi bit satu (AMI). Sedangakan untuk mengatasi masalah sinkronisasi digunakan teknik penyandian yang bukan sekedar merepresentasikan informasi ke dalam bit nol dan satu yang dikenal dengan teknik scrambling. Penyandian High Density Bipolar-3 zero (HDB3) adalah salah satu teknik scrambling yang mengadaptasi penyandian Alternate Mark Inversion (AMI) yang bermasalah pada proses sinkronisasi untuk runtun bit nol yang panjang dengan menambahkan bit yang tidak nol pada setiap runtun bit nol yang lebih dari tiga. Pada penelitian ini dirancang penyandian saluran HDB3 dalam bentuk ip core menggunakan FPGA sebagai modul pembelajaran pada praktikum Saluran Transmisi Dan Telekomunikasi Radio untuk mendemonstarasikan bagaimana teknik scrambling mengatasi masalah sinkronisasi pada penyandian saluran AMI. Hasil penelitian ini menunjukkan bahwa dengan menambahkan bit yang tidak nol pada setiap runtun bit nol yang lebih dari 3membuat runtun bit tersebut tetap memiliki variasi sinyal dan tidak mengikuti algoritma AMI. Sehingga memudahkan pemulihan bit-bit informasi dan sinkronisasi. Kata kunci: Ip Core, Sinkronisasi, Scrambling, AMI, HDB3 I. PENDAHULUAN Pada sistem komunikasi digital, informasi direpresentasikan dalam bentuk bit nol dan satu. Namun representasi ini menimbulkan masalah komponen dc yang merupakan amplitude rata-rata bit yang tidak nol. Sehingga tidak dapat digunakan pada media yang tidak dapat melewatkan komponen dc. Selain itu, pada runtun bit nol atau satu yang panjang dapat menyebabkan hilangnya sinkronisasi. Karena jika sinyal tidak bervariasi, maka penerima tidak dapat membedakan mana yang awal dan akhir dari tiap-tiap bit. Oleh karena itu diperlukan teknik penyandian yang bukan sekedar merepresentasikan informasi ke dalam bit nol dan satu, tetapi memiliki kualifikasi yang dapat diidentifikasi pada penerima. penyandian ini dikenal dengan teknik scrambling mengadaptasi teknik penyandian saluran untuk mengatasi permasalahan sinkronisasi. Teknik ini sering digunakan untuk layanan transmisi jarak jauh menggunakan penyandian High Density Bipolar-3 Zeros (HDB3) dan Bipolar With 8-Zeros Substitution (B8ZS). Penyandian HDB3 merupakan modifikasi penyandian Alternate Mark Inversion (AMI) yang bermasalah pada proses sinkronisasi untuk runtun bit nol yang panjang dengan menyisipkan bit yang tidak nol pada setiap runtun bit nol yang lebih dari tiga. Tetapi komponen dc tidak nampak lagi pada penyandian saluran AMI yang menggunakan polaritas berlawanan pada setiap bit satu dan tegangan 0V untuk bit nol. Pada penelitian ini dirancang penyandian saluran HDB3 menggunakan metode sistem on chip dan diimplementasikan pada FPGA sebagai modul pembelajaran pada Praktikum Saluran Transmisi dan Telekomunikasi Radio untuk mendemonstrasikan bagaimana teknik scrambling dapat mengatasi masalah sinkronisasi pada penyandian saluran AMI. II. KAJIAN LITERATUR 2.1 Penyandian Saluran Penyandian saluran adalah pola pengkodean sinyal serial digital yang digunakan untuk mempertahankan reliabilitas dan integritas data. Line code yang digunakan ditentukan oleh penyedia layanan komunikasi data. Bentuk kode biner 1 dan 0 seperti pada sinyal PCM, dapat direpresentasikan dalam beberapa format sinyal serial digital yang disebut sebagai line-code sebagai berikut: Unipolar Pengkodean saluran jenis polar tunggal atau unipolar adalah suatu pengkodean yang paling sederhana. Pengkodean unipolar hanya menggunakan sebuah level tegangan atau satu ISBN:

2 polaritas untuk menyatakan dua posisi bilangan biner yaitu 0V (bila tidak ada tegangan) dan +V untuk menyatakan data biner 0 dan 1. Pengkodean unipolar mempunyai dua persoalan, yakni komponen DC dan sinkronisasi. Amplitudo rata-rata sinyal unipolar yang tidak nol disebut dengan komponen DC (frekuensi nol) [5]. Sinyal dengan komponen DC tidak dapat disalurkan ke media yang tidak dapat menangani komponen DC. Karena pada ujung-ujung penerima biasanya terpasang kapasitor kopling yang digunakan untuk menahan sinyal dc yang berakibat pada munculnya derau. Bila sinyal tidak bervariasi, maka penerima tidak dapat membedakan mana yang awal dan mana yang akhir dari tiap-tiap bit. Inilah masalah sinkronisasi dari pengkodean unipolar, yang memungkinkan aliran datanya terdiri dari deretan panjang logika 1 dan 0. Pengkodean digital menggunakan perubahan level tegangan untuk mengindikasikan adanya perubahan bit. Perubahan sinyal juga memberikan indikasi bahwa satu bit telah berakhir dan dimulai bit berikutnya. v Gambar 2.1 Unipolar Polar Pengkodean polar menggunakan 2 level tegangan yaitu V dan +V (tegangan positif dan negatif) untuk menyatakan data biner dengan nilai 0 dan 1. Pengkodean dibagi-bagi lagi menjadi bebrapa jenis yaitu: Non-Return to Zero (NRZ), Return to Zero (RZ), Manchester dan Differantial Manchester. Pengkodean saluran jenis Non-Return to Zero (NRZ) dibedakan menjadi dua yaitu a. NRZ-L menggunakan level +V digunakan untuk menyatakan data biner 0, sedangkan level tegangan V digunakan untuk menyatakan data biner 1 seperti pada gambar 2.2. b. NRZ-I (Non-Return to Zero-Inverted) NRZ-I (Non-Return to Zero-Inverted) merepresentasikan level V atau +V yang menyatakan adanya perubahan data biner dari menuju logika 1. Artinya, setiap ada t perubahan urutan data biner dari 0 ke 1 atau 1 ke 1, maka level tegangan akan berubah dari sebelumnya NRZ-L NRZ-I Gambar 2.5 Perbedaan NRZ-L dan NRZ-I Pengkodean saluran jenis Return to Zero (RZ) menggunakan level V dan +V dengan transisi di pertengahan bit data biner. Data biner 0 dinyatakan dengan transisi dari level V menuju 0V, sedangkan data biner 1 dinyatakan dengan transisi dari level 0V menuju +V. v Gambar 2.3 Return to Zero (RZ). Pengkodean Manchester menggunakan level tegangan V dan +V dengan transisi ditengah-tengah bit data biner. Data biner 0 dinyatakan dengan transisi level tegangan dari +V menuju V, sedangkan data biner 1 dinyatakan dengan transisi level tegangan dari V menuju +V. v Zero is One is Gambar 2.4 Pengkodean Manchester. Pengkodean Differential Manchester digunakan pada jaringan token ring dan merupakan modifikasi pengkodean Manchester, dimana letak transisi level tegangan dari V menuju +V atau sebaliknya yaitu +V menuju V dipengaruhi oleh data biner. Data biner 0 ditampilkan dengan transisi level tegangan terletak di awal interval data bit, sedangkan data biner 1 dengan transisi level tegangan terletak di tengah interval bit dari data. v Gambar 2.5 Differential Manchester. t t t ISBN:

3 2.1.3 Bipolar Jenis pengkodean bipolar yaitu pengkodean dengan menggunakan 3 level tegangan, yaitu: -V, 0V, dan +V untuk menyatakan data biner. Bit 0 akan bernilai level tegangan nol dan bit 1 dengan tegangan yang selalu berlawanan polaritas dari positif ke negatif atau sebaliknya dari negatif ke positif. Bipolar Alternate Mark Inversion (AMI) menggunakan level tegangan 0V untuk bit 0. Sedangkan bit 1 dinyatakan dengan level tegangan V dan +V secara bergantian sesuai untuk pemrosesan komputasi algoritma integrasi numerik. FPGA mempunyai koreksi error yang kecil dan merupakan teknologi yang bebas (technology-independent) untuk diimplementasikan dalam berbagai algoritma. Kinerja aplikasi FPGA lebih cepat dibandingkan dengan aplikasi mikrokontroler, karena FPGA hanya mensintesis perangkat keras saja, sementara mikrokontroler mengeksekusi instruksi perangkat lunak yang digunakan untuk mengendalikan perangkat keras, sehingga waktu tunda yang diimplementasikan hanya memakan waktu tunda perambatan (propagation delay) saja. Gambar 2.6 Alternate Mark Inversion (AMI) Dengan algoritma ini, AMI mempunyai nol komponen dc. Tetapi bipolar AMI tidak memiliki mekanisme sinkronisasi untuk bit 0 yang panjang [2]. Ada 2 (dua) variasi bipolar AMI yang telah dikembangkan untuk memecahkan masalah sinkronisasi urutan 0, untuk transmisi jarak jauh. Pertama Bipolar 8 Zero Subtitution (B8ZS) digunakan di Amerika dan yang kedua High Density Bipolar (HDB3) digunakan di Eropa dan Jepang [6]. Keduaduanya merupakan adaptasi dari bipolar AMI untuk mengatasi permasalahan runtun bit 0 yang panjang Gambar 2.7 Data AMI dan HDB Field-Programmable Gate Array (FPGA) FPGA merupakan sebuah IC digital yang sering digunakan untuk mengimplementasikan rangkaian digital. FPGA berbentuk komponen elektronika dan semikonduktor yang terdiri dari komponen gerbang terprogram (programmable logic) dan sambungan terprogram (interkoneksi). Komponen gerbang terprogram terdiri atas gerbang logika biasa (AND, OR, NOT) maupun fungsi matematis dan kombinatorik yang lebih kompleks, seperti decoder, adder, subtractor dan multiplier. Selain itu, Blok-blok komponen di dalam FPGA juga terdapat elemen memori (register) mulai dari flip-flop sampai pada RAM (Random Access Memory). FPGA sangat z Gambar 2.8 FPGA jenis Altera Cyclone De2. Pengertian terprogram (programmable) pada FPGA adalah seperti interkoneksi saklar pada bread board yang bisa diubah sesuai kebutuhan pengguna. Interkoneksi ini bisa diprogram kembali oleh pengguna di lab atau lapangan (field). Oleh karena itu jajaran gerbang logika (Gate Array) ini disebut fieldprogrammable. III. METODE PENELITIAN Metode penelitian yang digunakan pada panelitian ini adalah desain dan implemntasi penyandian saluran HDB3 pada encoder dan decoder. Desain dilakukan dengan bahasa pemrograman HDL verilog sedangkan implementasi menggunakan FPGA. 3.1 Encoder Encoder pada penyadian saluran HDB3 akan digunakan untuk mengubah data NRZ ke data HDB Detektor Bit 0 Rangkaian detektor bit 0 berfungsi untuk mendeteksi runtun bit 0 yang lebih dari tiga. Output detektor akan berlogika satu jika terdapat runtun bit 0 yang lebih dari tiga seperti yang ditunjukkan pada Gambar 3.1 ISBN:

4 SET CLR SET CLR SET CLR Prosiding Seminar Nasional Teknik Elektro & Informatika Gambar 3.1. Rangkaian Detektor Bit Pembangkit V-Bit Rangkaian pembangkit V bit juga berfungsi untuk mengubah bit 0 yang keempat pada rentetan bit 0 yang panjang akan dibangkitkan menjadi bit 1, namun dalam rangkaian ini bit 1 dibangkitkan dalam format V bit. Gambar 3.2 Rangkaian Pembangkit V-Bit Pembangkit B-Bit Rangkaian pembangkit B bit juga berfungsi untuk mengubah bit 0 yang pertama dan keempat yang panjang dibangkitkan menjadi bit 1,namun dalam rangkaian ini, bit 1 dibangkitkan dalam format B bit. membangkitkan polaritas V, 0V dan +V seperti pada gambar 3.5 [4]. +v 0v -v 1K 1K 200K 1K 470 Gambar 3.5. Rangkaian Polaritas Analog. 1K HDB3 3.2 Decoder Rangkaian decoder HDB-3 akan melakukan proses yang sebaliknya pada encoder [1]. Rangkain ini akan mendeteksi runtun bit 000v dan b00v. Kemudian runtun bit tersebut dikembalikan menjadi runtun bit nol. Sedangkan polaritas bit satu negatif disearahkan dengan polaritas bit satu yang positif. Sehingga diperoleh sinyal dengan runtun bit nol dan satu tanpa v dan b bit yang sama dengan bit yang dikodekan pada penerima setelah melalui proses sinkronisasi. Gambar3.7 Rangkaian Decoder HDB-3 Gambar 3.3. Rangkain Pembangkit B-Bit Proses Pemrograman Polaritas Digital Pada rangkaian Polaritas Digital berfungsi untuk membentuk 3 level tegangan yang nantinya akan terlihat pada rangkaian Polaritas Analog yang menghasilkan format pengkodean HDB-3. Adapun proses pemrograman polaritas digital mengikuti gambar rangkaian polaritas digital seperti yang ditunjukkan pada Gambar 3.4. B-bit q000 clock D V-bit Gambar 3.4. Rangkaian Polaritas Digital Pembangkit Polaritas Rangkaian Pembangkit Polaritas menggunakan penguat Opamp untuk D D +v -V Pembangkit Polaritas Pada output sinyal HDB-3 terdapat tiga level tegangan yaitu +V, 0, -V. Sedangkan polaritas sinyal NRZ hanya menggunakan dua level tegangan +V dan 0. Maka pada decoder HDB3 sinyal dengan polaritas negatif akan dikembalikan ke polaritas positif melalui pembangkit polaritas sebagai barikut: Mulai Deteksi Polaritas snyal -V Ubah ke polaritas +V Ya Penjumlah Lanjut Tidak Selesai Gambar 3.7 Flowchart Pembangkit Polaritas Pemisahan V-bit Jika pada encoder HDB3 V-bit dibangkitkan jika terdapat runtun bit 0 yang lebih dari tiga baik pada saat jumlah bit 1 ganjil ISBN:

5 atau genap. Maka sebaliknya pada decoder HDB3 V-bit dipisahkan dari runtun bit data atau yang bukan bit sisipan. Hasil dari proses pemisahan V-bit, akan diperoleh deretan pulsa yang masih mengandung B-bit tetapi sudah menggunakan dua polaritas tegangan yang menjadi bentuk dasar sinyal NRZ. Proses pemisahan V-bit dapat ditunjukkan pada flowchart dengan bahasa pemrograman HDL Verilog sebagai berikut: Mulai Deteksi Polaritas sinyal -V Ubah ke polaritas +V Ya Penjumlah Lanjut Tidak Selesai Gambar Flowchart pemisah V-bit Pemisahan B-bit Proses pemisahan B-bit pada decoder HDB3 sama seperti pada proses pemisahan V- bit. Tetapi posisi bit yang berbeda. V-bit berada pada bit yang ke empat runtun 4 bit 0. Sedangkan B-bit berada pada bit pertama runtun 4 bit 0. Proses pemisahan B-bit juga akan menghasilkan sinyal dengan dua polaritas tegangan. Sinyal ini merupakan sinyal NRZ tetapi belum sinkron dan setelah melalui proses sinkronisasi akan diperoleh sinyal yang sama dengan sinyal NRZ pada encoder HDB3. Mulai Deteksi B-bit B-bit Tidak NRZ yang sudah mengalami proses sinkronisasi Rangkaian Decoder HDB-3 Rangkaian Decoder HDB-3 akan mengembalikan sinyal HDB-3 menjadi sinyal NRZ seperti pada blok diagram gambar HDB3 Detektor Polaritas +V Detektor Polaritas -V + Detektor Pembangkit V dan B bit NRZ NRZ Gambar Blok Diagram Decoder HDB-3 Proses perancangan panyandian HDB3 dilakukan dengan metode sistem on chip menggunakan bahasa pemrograman Verilog HDL yang diintegrasikan pada FPGA sebagai implementasi perangakat keras penyandian HDB3. IV. HASIL DAN PEMBAHASAN Hasil dari perancangan penyandian HDB3 diintegrasikan ke board FPGA menggunakan program aplikasi quartus. Integrasi dimulai dengan compile kode verilog penyandian HDB3 untuk memeriksa jika terjadi kesalahan pemrograman. Setelah itu dilakukan simulasi untuk melihat keluaran hasil rancangan sudah sesuai dengan input yang diberikan. Sebelum diimplementasikan ke board FPGA, dilakukan konfigurasi pin sebagai port input dan output implementasi penyandian HDB3. Start Buat design di verilog Save Menentukan Device Ya And 1'b 0 And 1'bit 1 Kompilasi OR Lanjut Selesai Gambar Flowchart pemisah B-bit. Simulasi Konfigurasi Pin Download FPGA Generate Waveform Simulaton Pembangkit Sinyal NRZ Pada pembangkit sinyal NRZ berfungsi untuk membentuk dua level tegangan,-v dan +V. Pada bit 0 menyatakan tegangan yang lebih rendah dan bit 1 menyatakan tegangan yang lebih tinggi. Hasil yang diperoleh adalah sinyal Stop Gambar 4.1 Integrasi FPGA 4.1 Encoder Detektor bit 0 Detektor bit 0 mendeteksi runtun bit 0 jika lebih dari 3 bit. Apabila jumlah bit 0 lebih ISBN:

6 dari 3 maka output detektor bit 0 akan berlogika 1 dan sebaliknya akan berlogika 0 jika runtun bit 0 tidak lebih dari 3. Detektor bit-0 digunakan untuk membangkitkan v-bit dan b-bit. Gambar 4.4 Data NRZ (1) dan B-bit (2) Gambar 4.2 Data NRZ (1) dan Detektor bit 000 (2) Generator V-bit Generator V-Bit memiliki fungsi untuk mengubah runtun bit 0 yang lebih dari 3 menjadi bit 1 pada bit 0 yang keempat saat detektor bit-0 berlogika Pembangkit polaritas Pembangkit polaritas pada encoder HDB3 akan membuat setiap bit 1 berlawanan polaritas. Sedangkan bit 0 yang tidak lebih dari 3 bit tampilkan dengan tegangan 0V. sedangkan V-bit dan B-bit mengikuti polaritas bit 1. Gambar 4.4 Data NRZ (1) dan Output HDB3 (2) Gambar 4.3 Data NRZ (1) dan Vbit (2) Generator B-bit Generator B-bit memiliki fungsi hampir sama dengan V-bit. Tetapi pada B-bit, bit 1 dibangkitkan pada bit pertama setiap 4 digit runtun bit 0 jika jumlah bit 1 data NRZ genap. Sebaliknya, jika jumlah bit 1 data NRZ ganjil, maka B-bit tidak dibangkitkan. Data hasil pengujian pada gambar 4.4 menunjukkan setiap bit 1 dengan polaritas yang berlawanan dan bit 0 yang tidak lebih dari 3 dengan level tegangan 0 atau berada tepat pada transisi polaritas positif dan negatif. Sedangkan runtun bit 0 yang lebih dari 3 digantikan oleh runtun bit 000V jika jumlah bit 1 ganjil dan B00V jika genap. 4.2 Decoder Penyearah Polaritas Penyearah polaritas sinyal berfungsi untuk mengembalikan polaritas negatif ke positif. Sehingga polaritas sinyal berada pada tegangan 0 dan +V seperti pada Gambar 4.5 ISBN:

7 Gambar 4.5 Data HDB3 (1) dan NRZ dengan V-bit dan B-bit (2) Output penyearah polaritas ini menghasilkan sinyal dengan dua level tegangan +V dan 0. Tetapi masih mengandung B-bit dan V-bit Pemisahan V-bit Pemisahan V-Bit pada decoder HDB3 dilakukan untuk menghilangkan sisipan bit pada runtun bit o yang lebih dari 3. Hasil dari proses ini, diperoleh deretan pulsa yang masih mengandung B-bit tetapi sudah menggunakan dua polaritas tegangan yang menjadi bentuk dasar sinyal NRZ seperti pada gambar 4.6. Gambar 4.7 Output encoder ( ) dan pemisahan B-bit decoder HDB Sinkronisasi Hasil pemisahan B-bit menghasilkan sinyal NRZ sebagai output decoder HDB3. Tetapi diperlukan proses sinkronisasi untuk memberikan durasi bit yang sama pada encoder. Sehingga diperoleh sinyal NRZ keluaran decoder HDB3 yang sama dengan sinyal NRZ input encoder HDB3. Gambar 4.8. Input encoder (1) dan output decoder HDB3 (2) dengan NRZ Gambar 4.6 output HDB3 ( ) dan pemisahan V- bit Pemisahan B-bit Pemisahan B-bit pada decoder HDB3 dilakukan sama seperti pada proses pemisahan V-bit. Tetapi posisi bit yang berbeda. V-bit berada pada bit yang ke empat runtun 4 bit 0. Sedangkan B-bit pada bit pertama runtun 4 bit 0. Proses pemisahan B-bit juga akan menghasilkan sinyal dengan dua polaritas tegangan. Sinyal ini merupakan sinyal NRZ tetapi belum sinkron dan setelah melalui proses sinkronisasi akan diperoleh sinyal yang sama dengan sinyal NRZ pada encoder HDB3. Data input NRZ digunakan sebagai test-bench untuk memperlihatkan output setiap tahapan pengujian penyandian saluran HDB3 pada FPGA. Karena B-bit hanya dibangkitkan pada runtun bit 1 genap. Sedangkan V-bit dibangkitkan pada setiap runtun bit 1 ganjil atau genap saat runtun bit 0 lebih dari 3. Hasil penelitian ini memperlihatkan jika terdapat runtun bit 0 yang lebih dari 3, akan digantikan dengan bit 1 pada awal dan akhir dengan 000V atau B00V yang tidak mengikuti algoritma penyandian AMI sebagai indikasi jika bit tersebut bukan bit 1. Bit ini ditambahkan untuk menghindari runtun bit 0 yang panjang dan berakibat pada hilangnya sinkronisasi. Bit yang ditambahkankan akan menjaga variasi sinyal ISBN:

8 pada runtun bit nol yang lebih dari 3 untuk membedakan awal dan akhir tiap-tiap bit. V. KESIMPULAN Teknik scrambling dapat mengatasi runtun bit 0 yang panjang pada penyandian AMI dengan memodifikasi runtun bit 0 yang lebih dari 3 dan mengikuti level tegangan bit 1 tetapi tidak mengikuti algoritma AMI. Bit yang disisipkan akan menjaga variasi sinyal pada setiap runtun bit nol yang lebih dari 3 untuk membedakan awal dan akhir tiap-tiap bit. Sehingga memungkinkan untuk proses sinkronisasi. 4. Stanley, William D. 1994, Operational Amplifier with Linier Integrated Circuit. McGraw-Hill. 5. Winch, Robert G Telecommunication Transmission System. Singapura; McGraw-Hill, Inc. 6. Black Box Network Services HDB3 Encoding UCAPAN TERIMA KASIH Pada pelaksanaan penelitian ini penulis dibantu oleh rekan-rekan dosen mahasiswa Teknik Elektro Politeknik Negeri Ujung pandang. Oleh karena itu penulis mengucapkan terima kasih yang sebesar-besarnya semoga hasil penelitian ini dapat bermamfaat bagi kemajuan ilmu pengetahuan. REFERENSI 1. Ali, Imran and Ahmad, Ali An Efficient FPGA Based HDB3 Decoding System Using, International Journal of Future Computer and Communication Vol. 2, No Stalling, William Data and Computer Communication. New Jersey: Prentice-Hall International, Inc. 3. Sandige, Ricards Modern Digital Design. McGraw-Hill Publishing Company. ISBN:

9 TE34 ISBN: