BAB 5 VERIFIKASI DAN SINTESIS INVERSE-CABAC
|
|
- Yuliani Hermawan
- 7 tahun lalu
- Tontonan:
Transkripsi
1 BAB 5 VERIFIKASI DAN SINTESIS INVERSE-CABAC Setelah proses perancangan arsitektur Inverse-CABAC dan perancangan RTL dalam kode Verilog HDL selesai dilakukan, tahap berikutnya adalah memverifikasi dan sintesis rancangan. Proses verifikasi yang dijelaskan pada bagian ini adalah verifikasi fungsional rancangan RTL dan verifikasi netlist hasil proses sintesis. 5.1 Verifikasi Fungsional Proses verifikasi fungsional dilakukan untuk memastikan bahwa desain telah bekerja sesuai dengan fungsi yang dispesifikasikan, dalam hal ini adalah test vector yang dihasilkan dari program acuan. Tujuan fungsional dari desain Inverse- CABAC adalah men-decode input bitstream sehingga menghasilkan kode-kode biner yang kemudian akan menjadi input inverse binerisasi. Verifikasi fungsional yang dilakukan terhadap desain Inverse-CABAC ini adalah dengan melakukan simulasi timing terhadap test vector yang berupa bitstream. Verifikasi fungsional dilakukan dengan mengunakan tool simulasi ModelSim SE 6.0 dari Mentor Graphic Metodologi Verifikasi Untuk mendapatkan hasil verifikasi yang valid, maka diperlukan suatu metodologi verifikasi yang baik. Metode verifikasi rancangan Inverse-CABAC meliputi penentuan skema verifikasi, pembuatan test vector dari model referensi, serta perancangan testbench RTL. Skema verifikasi rancangan Inverse-CABAC ditunjukkan gambar
2 RTL Testbench Stimulus Generator Input Vector DUT : Inverse CABAC Output Vector Compare PASSED or FAILED Gambar 5.1 Skema Verifikasi Inverse CABAC Pada proses verifikasi, test vector yang digunakan adalah data bitstream sebagai data input dan data bit yang di-decode sebagai data output. Test vector ini dihasilkan dari model referensi, yaitu JM 11.0, yang merupakan model standard untuk sistem H.264. Untuk proses verifikasi desain RTL, maka diperlukan sebuah testbench RTL, yang berfungsi untuk menghasilkan sinyal stimulus. Testbench ini juga berfungsi untuk memberikan data input dan output berdasarkan timing yang telah ditentukan. Untuk validasi nilai output desain RTL dengan referensi output, pada perancangan ini, testbench dirancang memiliki fitur auto-compare. Berikut adalah potongan RTL testbench: /* */ /*Input Pattern Generation */ /* */ wire[9:0]input_count= CabacDec.buff_stream.buff_stream_ctrl.RAM_addr; reg load_bitstream; clock) if (start_dec) load_bitstream <= #1 1'b1; else if (CabacDec.buff_stream.buff_stream_ctrl.initstream_valid) 58
3 load_bitstream <= #1 1'b0; or load_bitstream) if (load_bitstream) bitstream_in = #1 bitstream_buff[input_count]; else bitstream_in = #1 1'bx; /* */ /* Reference Output Generation */ /* */ Wire dec_bitout_en = CabacDec.arcod.arcod_ctrl.mux_dataout_en CabacDec.bypass.bypass_output_en; Wire [9:0] output_count = CabacDec.init_cntx.init_cntx_ctrl.ROM_idx_addr; reg ref_dec_bitout; (posedge clock) if (dec_bitout_en) ref_dec_bitout <= #1 dec_bin_buff [output_count-1]; else ref_dec_bitout <= #1 ref_dec_bitout; /* */ /* Comparing Actual Output with Reference Output */ /* */ wire output_state_valid = CabacDec.arcod.arcod_ctrl.arcod_done CabacDec.bypass.bypass_done; wire decout_bit = CabacDec.dec_bitout; (posedge clock) if (output_state_valid) if (decout_bit!= ref_dec_bitout) begin $display ("!!!ERROR at data [%3d] : Actual decout_bit = %1b, Expected decout_bit = %1b", output_count-1, decout_bit, ref_dec_bitout); error = error + 1; end else begin $display ("TEST PASSED : decout_bit [%3d] = %1b", output_count-1, decout_bit); error = error; end 59
4 5.1.2 Hasil Verifikasi Sebelum dilakukan verifikasi desain yang terintegrasi, maka dilakukan verifikasi desain pada sub modul desain Inverse-CABAC terlebih dahulu. Verifikasi secara modular dilakukan untuk memastikan fungsionalitas modul-modul yang akan diintegrasikan. Verifikasi pada tingkat modul, dilakukan dengan menganalisis timing diagram setiap data dan sinyal-sinyal kontrol. Dengan dilakukan verifikasi secara modular terlebih dahulu, diharapkan tingkat kesulitan proses debugging pada top level dapat dikurangi. Hasil verifikasi dari setiap sub modul desain Inverse-CABAC adalah sebagai berikut Buffer Stream Gambar 5.2 menunjukkan bahwa state buffer stream akan berpindah dari state IDLE (pstate = 0) ke state WRITE_STREAM (pstate = 1), yaitu saat sinyal start_buff bernilai 1. Dengan demikian proses pada modul buffer stream dapat mulai dilakukan, yaitu penulisan nilai bit stream ke RAM. Gambar 5.2 Simulasi Transisi State IDLE ke State WRITE_STREAM Proses penulisan bitstream dilakukan secara berurutan sebanyak 664 kali, sesuai dengan jumlah bitstream yang dibutuhkan pada perancangan Inverse-CABAC. Setelah nilai counter (count_664) mencapai nilai maksimum, yaitu 663, maka state buffer stream berpindah dari state WRITE_STREAM ke state 60
5 READ_INIT (pstate = 2). Nilai maksimum counter ditunjukkan dengan sinyal status end_count bernilai 1. Proses pada state WRITE_STREAM ditunjukkan pada gambar 5.3. Gambar 5.3 Simulasi Transisi State WRITE_STREAM ke State READ_INIT Setelah penulisan bitstream dilakukan, proses berikutnya adalah pembentukan nilai awal offset, yang digunakan untuk proses binary decoding. Proses pembentukan nilai offset dilakukan dengan membaca 9 data pertama dari initram. Gambar 5.4 Simulasi Transisi State READ_INIT ke State READ_STREAM Data yang dibaca dari initram kemudian masuk ke rangkaian shift register. Proses shifting dilakukan selama sinyal shift_enable bernilai 1, yaitu selama 9 clock cycle. Nilai offset yang terbentuk (initstream_out) valid ditunjukkan dengan sinyal init_streamready bernilai 1. Dari gambar 5.5 terlihat nilai awal 61
6 offset yang dihasilkan adalah 0x1b0, sesuai dengan nilai awal offset dalam test vector. Gambar 5.5 Hasil Simulasi Shift Register untuk Membentuk Nilai Offset Awal Setelah pembentukan nilai awal offset, proses berikutnya pembacaan bitstream untuk proses binary decoding. Proses transisi dari state READ_INIT ke state READ_STREAM ini dapat dilihat ada gambar 5.4. Pembacaan bitstream dilakukan jika pada proses decoding diperlukan proses renormalisasi, atau proses decoding berlangsung pada mode bypass. Proses renormalisasi ditunjukkan dengan sinyal renorm bernilai 1, sedangkan proses decoding pada mode normal ditunjukkan dengan sinyal bypass_enable bernilai 1. Karena jumlah bitstream pada setiap proses decoding mode bypass hanya 1 bit, maka sinyal kontrol untuk pembacaan RAM, RAM_ce, hanya diambil dari 1 clock cycle pertama sinyal bypass_enable. Hasil simulasi pembacaan bitstream ini dapat dilihat pada gambar berikut: Gambar 5.6 Hasil Simulasi Pembacaan Bitstream dari Init RAM 62
7 Init Context Gambar 5.7 menunjukkan bahwa proses pada Init Context dimulai setelah sinyal start_context aktif. Saat sinyal start_context bernilai 1, state Init Context berpindah dari state IDLE (pstate = 0) ke state WRITE_INIT (pstate = 1). Pada state WRITE_INIT, dilakukan penulisan nilai context model (ste_mps) ke RAM context. Nilai RAM context merupakan hasil perhitungan block Init Context Core. Proses penghitungan setiap nilai context model dilakukan dalam 5 clock cycle, yaitu dari nilai initcntx_stepcount 0 sampai 4. Penulisan nilai context model dilakukan saat initcntxt_stepcount bernilai 4, yang ditunjukkan dengan sinyal kontrol RAM_we bernilai 1. Gambar 5.7 Hasil Simulasi Modul Init Context Arcod Gambar 5.8 menunjukkan proses binary decoding pada mode normal. Proses decoding dilakukan saat sinyal arcod_enable bernilai 1. Proses decoding diawali dengan proses update nilai offset dan range, yang dilakukan selama 4 clock cycle. Dari proses update ini didapatkan juga nilai status offs_high_valid. Pada clock kelima, yaitu saat state RANGE_CHECK, dilakukan proses pengecekan nilai range. Jika nilai range lebih kecil dari 0x100, maka status range_low_valid bernilai 1. Dari nilai status offset dan range ini, maka dapat diputuskan apakah proses renormalisasi harus dilakukan atau tidak. Jika kedua 63
8 sinyal status, offs_high_valid dan range_low_valid bernilai 1 maka proses renormalisasi dilakukan. Proses renormalisasi dilakukan pada state RENORM (pstate = 6). Proses binary decoding dilakukan dalam 6 clock cycle, untuk proses tanpa renormalisasi, atau dalam (6 + 2n) clock cycle jika proses decoding membutuhkan renormalisasi. Setiap proses renormalisasi membutuhkan 2 buah clock cycle, yaitu masing-masing untuk proses penghitungan nilai renormalisasi offset dan range dan pengecekan kembali nilai range. Binary Decoding State Decoding tanpa renormalisasi Decoding dengan renormalisasi Gambar 5.8 Hasil Simulasi Modul Arcod Bypass Gambar 5.9 menunjukkan proses binary decoding pada mode bypass. Setiap proses decoding pada mode bypass dilakukan dalam 2 clock cycle. Clock cycle pertama untuk proses update nilai range dan offset, sedangkan clock cycle kedua untuk validasi data. Dengan validasi ini, data dapat ditulis di register offset dan range. 64
9 Gambar 5.9 Hasil Simulasi Modul Bypass Register Offset dan Range Tahap terakhir dari proses Inverse-CABAC adalah penulisan nilai akhir offset dan range yang dihasilkan dari setiap proses binary decoding. Proses penulisan dapat dilakukan saat sinyal kontrol offs_range_we bernilai 1. Sinyal kontrol ini dihasilkan saat sinyal status arcod_done atau bypass_done bernilai 1. Sinyal status ini juga digunakan sebagai sinyal kontrol untuk pemilihan data offset dan range yang harus ditulis ke register. Berikut adalah hasil simulasi pada modul register offset dan range. Gambar 5.10 Hasil Simulasi Modul Register Offset dan Range 65
10 Top Level Inverse-CABAC Verifikasi rancangan Inverse-CABAC yang telah terintegrasi dilakukan dengan membandingkan test vector acuan dengan output Inverse-CABAC. Proses verifikasi pada top level dilakukan dengan berbasis auto-compare. Dengan menggunakan metode verifikasi ini tingkat kesulitan verifikasi dan waktu yang dibutuhkan untuk verifikasi dapat dikurangi. Hasil simulasi ditunjukkan pada gambar Gambar 5.11 Hasil Simulasi Rancangan Inverse-CABAC Gambar 5.12 Hasil Simulasi Rancangan Inverse-CABAC (Lanjutan) 66
11 5.2 Implementasi Setelah desain telah diverifikasi secara fungsional, tahap perancangan berikutnya adalah implementasi desain pada FPGA. Proses implementasi dilakukan dengan menggunakan EDA tools ISE Xilinx 9.1i pada target devais Virtex-4 XC4VSX35-10F668. Tahap pertama proses implementasi adalah sintesis desain. Pada tahap sintesis, desain dalam bentuk kode HDL dipetakan menjadi interkoneksi gerbang logika (netlist) berdasarkan target devais yang telah ditentukan. Dari proses sintesis didapatkan performa rancangan berupa Device Utilization Summary dan Timing Summary. Report sintesis menunjukkan bahwa rancangan Inverse CABAC memerlukan 7% slice area FPGA dengan frekuensi kerja maksimum MHz. Device utilization summary: Selected Device : 4vsx35ff Number of Slices: 1122 out of % Number of Slice Flip Flops: 267 out of % Number of 4 input LUTs: 2141 out of % Number of IOs: 29 Number of bonded IOBs: 29 out of 448 6% Number of FIFO16/RAMB16s: 4 out of 192 2% Number used as RAMB16s: 4 Number of GCLKs: 1 out of 32 3% Number of DSP48s: 1 out of 192 0% Timing Summary: Speed Grade: -11 Minimum period: 8.426ns (Maximum Frequency: MHz) Minimum input arrival time before clock: 3.815ns Maximum output required time after clock: ns Maximum combinational path delay: No path found Tahap selanjutnya adalah proses Translate. Pada tahap ini, netlist hasil proses sintesis diidentifikasi dan diaplikasikan dalam top level rancangan. Dari proses Translate dihasilkan netlist dalam format NGD (Native Generic Design). Pada tahap ini seluruh constraint diaplikasikan pada netlist. Setlah itu dilakukan proses Map, yaitu proses optimasi gerbang logika dan jalur interkoneksi yang tidak 67
12 terpakai dan memetakan rancangan ke resource FPGA. Pada tahap Map, dilakukan juga pemeriksaan design-rule pada target devais serta memetakan elemen-elemen dasar menjadi Configurable Logic Block (CLB). Design Summary Design Summary: Number of errors: 0 Number of warnings: 1 Logic Utilization: Number of Slice Flip Flops: 265 out of 30,720 1% Number of 4 input LUTs: 2,125 out of 30,720 6% Logic Distribution: Number of occupied Slices: 1,182 out of 15,360 7% Number of Slices containing only related logic: 1,182 out of 1, % Number of Slices containing unrelated logic: 0 out of 1,182 0% *See NOTES below for an explanation of the effects of unrelated logic Total Number of 4 input LUTs: 2,138 out of 30,720 6% Number used as logic: 2,125 Number used as a route-thru: 13 Number of bonded IOBs: 29 out of 448 6% Number of BUFG/BUFGCTRLs: 1 out of 32 3% Number used as BUFGs: 1 Number used as BUFGCTRLs: 0 Number of FIFO16/RAMB16s: 4 out of 192 2% Number used as FIFO16s: 0 Number used as RAMB16s: 4 Number of DSP48s: 1 out of 192 1% Total equivalent gate count for design: 278,749 Additional JTAG gate count for IOBs: 1,392 Proses terakhir adalah PAR (Place and Route). Place merupakan proses peletakan blok logika termasuk struktur CLB dan IOB pada tempat tertentu pada arsitektur devais target. Routing adalah proses memberikan pin-pin pada blok-blok logika. 5.3 Verifikasi Netlist Hasil PAR Untuk memastikan rancangan hasil proses PAR masih memiliki kesamaan fungsional dengan rancangan RTL sebelum sintesis, maka dilakukan simulasi ulang. Simulasi dilakukan pada netlist, yang dihasilkan dari tahap PAR. Dari tahap ini, juga dihasilkan file Standard Delay Format (SDF), yang berisi 68
13 parameter timing dari setiap logic block yang terpakai oleh desain Inverse CABAC. Selain netlist dan SDF files, untuk simulasi pada level gate dibutuhkan juga komponen SIMPRIMS library. Proses simulasi dilakukan dengan menggunakan RTL testbench yang juga digunakan pada simulasi RTL. Hasil simulasi netlist setelah PAR menunjukkan rancangan masih memiliki fungsional yang sama. Gambar 5.13 Hasil Simulasi Netlist Inverse-CABAC 69
14 5.4 Analisis Kinerja Inverse-CABAC Dari proses sintesis, diperoleh bahwa rancangan Inverse-CABAC berhasil diimplementasikan dengan total equivalent gate count gate, dengan frekuensi kerja maksimum sebesar 118 MHz. Untuk frekuensi kerja sistem sebesar 100 MHz, maka rancangan Inverse CABAC memiliki throughput sebesar 10,43 Mbps. Nilai throughput diperoleh dari perhitungan sebagai berikut : Jumlah bit yang di- decode x frekuensi kerja Throughput = Total clock cycle 791 x 100 M = 7580 = 10, 44 Mbps 70
BAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA
BAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA Bab ini membahas tentang proses verifikasi dan implementasi desain ke FPGA board. Proses verifikasi meliputi simulasi fungsional, simulasi gate-level, dan verifikasi
Lebih terperinciBAB 4 PERANCANGAN ARSITEKTUR INVERSE-CABAC
BAB 4 PERANCANGAN ARSITEKTUR INVERSE-CABAC Bab ini membahas perancangan arsitektur Inverse-CABAC. Perancangan arsitektur CABAC meliputi perancangan datapath, unit kontrol, dan timing diagram. 4.1 Struktur
Lebih terperinciBAB 3 PERANCANGAN AWAL INVERSE-CABAC Proses Inisialisasi untuk Variabel Context
BAB 3 PERANCANGAN AWAL INVERSE-CABAC Pada program JM 11.0 yang digunakan sebagai program acuan pada tugas akhir ini, algoritma binary arithmetic coding untuk modul Inverse-CABAC dimuat dalam file biaridecod.c.
Lebih terperinciBAB 1 PENDAHULUAN. 1.1 Latar Belakang Masalah
BAB 1 PENDAHULUAN 1.1 Latar Belakang Masalah Teknologi komunikasi digital telah berkembang dengan sangat pesat. Telepon seluler yang pada awalnya hanya memberikan layanan komunikasi suara, sekarang sudah
Lebih terperinciuntuk ASIC tinggi, algoritma harus diverifikasi dan dioptimalkan sebelum implementasi. Namun dengan berkembangnya teknologi VLSI, implementasi perangk
IMPLEMENTASI SERIAL MULTIPLIERS 8 BIT KE DALAM IC FPGA SEBAGAI PENDUKUNG PERCEPATAN OPERASI PERKALIAN DALAM KOMPRESI CITRA Drs. Lingga Hermanto, MMSi 1 Iman Ilmawan Muharam 2 1. Dosen Universitas Gunadarma
Lebih terperinciField Programmable Gate Array (FPGA) merupakan perangkat keras yang nantinya akan digunakan untuk mengimplementasikan perangkat lunak yang telah diran
DISAIN DAN IMPLEMENTASI FULL ADDER DAN FULL SUBSTRACTOR SERIAL DATA KEDALAM IC FPGA SEBAGAI PERCEPATAN PERKALIAN MATRIKS DALAM OPERASI CITRA Drs. Lingga Hermanto, MM,. MMSI., 1 Shandi Aji Pusghiyanto 2
Lebih terperinciBAB V. Verifikasi dan Implementasi Decoder H.264. V.1 Verifikasi Decoder H.264
BAB V Verifikasi dan Implementasi Decoder H.264 Pada bab ini akan dijelaskan verifikasi dari Decoder H.264 yang didapatkan dengan melakukan simulasi modul Inverse Transform, Deblocking Filter, Motion Compensator,
Lebih terperinciBAB 1 PENDAHULUAN. 1.1 Latar Belakang Masalah
BAB 1 PENDAHULUAN 1.1 Latar Belakang Masalah Perkembangan teknologi komunikasi dalam sepuluh tahun terakhir meningkat dengan sangat cepat. Salah satunya adalah televisi digital. Televisi digital adalah
Lebih terperinciTSK505 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TSK505 - Sistem Digital Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar
Lebih terperinciBAB 2 STANDARD H.264/MPEG-4 DAN ALGORITMA CABAC
BAB 2 STANDARD H.264/MPEG-4 DAN ALGORITMA CABAC Pada bab ini akan dibahas tentang standard H.264/MPEG-4 secara singkat. Selain itu, bab ini akan membahas pula tentang pemakaian algoritma CABAC pada standard
Lebih terperinciBAB 3. Perancangan Sistem
BAB 3 Perancangan Sistem 3.1 Rancangan Sistem Rancangan Sistem secara keseluruhan dapat dilihat pada Gambar 3.1 Gambar 3.1 Blok Diagram Sistem Berdasarkan Gambar 3.1 mengenai Blok Diagram Sistem terdapat
Lebih terperinciRUMUSAN MASALAH Rumusan masalah yang diambil penulis ialah mengembangkan dari latar belakang masalah yang telah diuraikan di atas, dan dapat diperoleh
DESAIN METODE PENGATURAN DATA BARIS CITRA BLOK 8 PIXEL UNTUK IMPLEMENTASI PADA IC FPGA SEBAGAI PENDUKUNG PERCEPATAN OPERASI PERKALIAN QDCT DALAM PROSES KOMPRESI CITRA JPEG Drs. Lingga Hermanto, MMSi 1
Lebih terperinciI. Pendahuluan. II. Tujuan. III. Gambaran Disain. MODUL 3 Stopwatch
MODUL 3 Stopwatch I. Pendahuluan Pada praktikum ini, anda akan mempelajari cara mengembangkan sebuah sistem pada IC FPGA Spartan-II buatan menggunakan software ISE WebPack. Sistim yang dibuat adalah sebuah
Lebih terperinciTeknologi Implementasi dan Metodologi Desain Sistem Digital
Metodologi Desain TSK505 - Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang teknologi implementasi sistem digital di IC keluarga 7400, PLD (PLA,
Lebih terperinciDesign Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)
Design Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring
Lebih terperinciReview Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TKC305 - Sistem Lanjut Desain Eko Didik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar HDL
Lebih terperinciDESAIN DAN ANALISIS PENDEKODE VITERBI MENGGUNAKAN SATU BUTTERFLY BERBASIS BAHASA VHDL
DESAIN DAN ANALISIS PENDEKODE VITERBI MENGGUNAKAN SATU BUTTERFLY BERBASIS BAHASA VHDL Iswahyudi Hidayat Departemen Teknik Elektro - Institut Teknologi Telkom Bandung e-mail: isw@stttelkom.ac.id Abstraks
Lebih terperinciBAB I PENDAHULUAN. Gambar 1.1 : Xilinx Foundation Series
BAB I PENDAHULUAN OBYEKTIF : - Memahami perangkat lunak Xilinx secara umum - Memahami komponen-komponen simulator Xilinx 1.1 Perangkat Lunak Xilinx Xilink ( Xilink Foundation Series) adalah suatu perangkat
Lebih terperinciLaboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB
MODUL 2 PENGENALAN DESAIN MENGGUNAKAN FPGA Iskandar Setiadi (13511073) Asisten: Alfian Abdi / 13208044 Tanggal Percobaan: 01/10/2012 EL2195-Praktikum Sistem Digital Laboratorium Dasar Teknik Elektro -
Lebih terperinciPerancangan dan Implementasi Algoritma DES untuk Mikroprosesor Enkripsi dan Dekripsi pada FPGA
Perancangan dan Implementasi Algoritma DES untuk Mikroprosesor Enkripsi dan Dekripsi pada FPGA Imaduddin Amrullah Muslim 1), R.Rizal Isnanto 2), Eko Didik Widianto 3) Program Studi Sistem Komputer, Fakultas
Lebih terperinciMATERI PELATIHAN VHDL UNTUK SINTESIS
MATERI PELATIHAN VHDL UNTUK SINTESIS LABORATORIUM ELEKTRONIKA DASAR JURUSAN TEKNIK ELEKTRO INSTITUT TEKNOLOGI SEPULUH NOPEMBER (ITS) S U R A B A Y A Materi Pelatihan VHDL 1. Review Sistem Digital 2. HDL
Lebih terperinciAlgoritma Kriptografi Kunci Simetris Camellia
Algoritma Kriptografi Kunci Simetris Camellia Tugas Akhir Keamanan Sistem Informasi (EC 5010) oleh: Ahmad Rifqi Hadiyanto (13200013) Institut Teknologi Informasi Departemen Teknik Elektro Institut Teknologi
Lebih terperinciMODUL 6 PROYEK PERANCANGAN RANGKAIAN DIGITAL: STOPWATCH DIGITAL
MODUL 6 PROYEK PERANCANGAN RANGKAIAN DIGITAL: STOPWATCH DIGITAL Muhammad Wildan Gifari (13211061) Ferry Hermawan (13211062) Asisten: Nirmala Twinta Tanggal Percobaan: 5/12/2012 EL2195-Sistem Digital Laboratorium
Lebih terperinciARSITEKTUR FPGA. Veronica Ernita K.
ARSITEKTUR FPGA Veronica Ernita K. Arsitektur Dasar FPGA Antifuse. Fine, Medium, dan Coarse-grained. MUX dan LUT Logic Block. CLB, LAB dan Slices. Fast Carry Chains. Embedded in FPGA. Processor Cores.
Lebih terperinciBAB I PENDAHULUAN 1.1. Latar Belakang
BAB I PENDAHULUAN 1.1. Latar Belakang Digital Signal Processor (DSP) merupakan satu jenis prosesor dari sekian banyak prosesor yang mengimplementasikan Harvard Architecture, yang berkembang dan dikembangkan
Lebih terperinciadalah frekuensi detak masukan mula-mula, sehingga membentuk rangkaian
Pertemuan ke 2 1 BAB I Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang aplikasi elemen flip-flop pada counter dan register serta clock mode, pulse mode, dan level mode. Manfaat Memberikan
Lebih terperinciI. Pendahuluan. II. Tujuan. III. Gambaran Disain. MODUL 4 Kalkulator 4-bit
MODUL 4 Kalkulator 4-bit I. Pendahuluan Pada praktikum ini, anda akan mempelajari cara mendisain beberapa sub-disain dari sebuah sistem besar stopwatch menggunakan VHDL. Sub-disain yang dibuat ada empat
Lebih terperinciLampu lalu lintas sederhana berbasis Field Programmable Gate Array (FPGA) menggunakan Finite State Machine
Lampu lalu lintas sederhana berbasis Field Programmable Gate Array (FPGA) menggunakan Finite State Machine Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring Road Utara,
Lebih terperinciQUARTUS DAN CARA PENGGUNAANNYA
QUARTUS DAN CARA PENGGUNAANNYA A. Pengertian Software Quartus Quartus merupakan sebuah software yang digunakan untuk membuat simulasi rangkaian logika secara digital dengan memanfaatkan bahasa deskripsi
Lebih terperinciPERANCANGAN DAN SINTESIS ARSITEKTUR HARDWARE IFFT (INVERSE FAST FOURIER TRANSFORM) 32 TITIK BERBASIS BAHASA PEMROGRAMAN VHDL
PERANCANGAN DAN SINTESIS ARSITEKTUR HARDWARE IFFT (INVERSE FAST FOURIER TRANSFORM) 32 TITIK BERBASIS BAHASA PEMROGRAMAN VHDL Amalia Rizka Darmayanti 1, Achmad Hidayatno, S.T., M.T. 2, Darjat, S.T., M.T
Lebih terperinciPerancangan Aritmetic Logic Unit (ALU) pada FPGA
MODUL III Perancangan Aritmetic Logic Unit (ALU) pada FPGA I. Tujuan Pada Percobaan ini praktikan akan mempelajari tentang bagaimana cara mengembangkan Aritmetic Logic Unit (ALU) pada IC FPGA dengan pendekatan
Lebih terperinciBAB II SIMULATOR XILINX PADA RANGKAIAN DIGITAL SEDERHANA
BAB II SIMULATOR XILINX PADA RANGKAIAN DIGITAL SEDERHANA OBYEKTIF : - Memahami perangkat lunak Xilinx - Mampu menggambarkan gerbang digital dasar pada schematic editor - Mampu mensimulasikan gerbang dasar
Lebih terperinciMetodologi Top-down bagi Perancang Chip (Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC))
Metodologi Top-down bagi Perancang Chip (Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM
Lebih terperinciKonferensi Nasional Sistem dan Informatika 2011; Bali, November 12, 2011
IMPLEMENTASI ALGORITMA SNOW 2.0 DALAM FIELD PROGRAMMABLE GATE ARRAY (FPGA) SEBAGAI CRYPTOPROCESSOR ENKRIPSI/DEKRIPSI DATA PADA FPGA XILINX SPARTAN 3E XC3S500E Agus Mahardika Ari Laksmono, Mohamad Syahral
Lebih terperinciBAB I PENDAHULUAN 1.1 LATAR BELAKANG
BAB I PENDAHULUAN 1.1 LATAR BELAKANG Perkembangan teknologi dijital telah menunjukkan pengaruh yang luar biasa bagi kehidupan manusia. Dimulai sejak kurang lebih era tahun 60-an dimana suatu rangkaian
Lebih terperinciFPGA Field Programmable Gate Array
FPGA Field Programmable Gate Array Missa Lamsani Hal 1 FPGA FPGA (Field Programable Gate Array) adalah rangkaian digital yang terdiri dari gerbanggerbang logika dan terinterkoneksi sehingga dapat terhubung
Lebih terperinciBAB IV IMPLEMENTASI DAN VERIFIKASI PADA FPGA
BAB IV IMPLEMENTASI DAN VERIFIKASI PADA FPGA Pada bab ini akan dibahas tentang implementasi perangkat pengendali digital pada FPGA. Hasil desain menggunakan kode Verilog HDL dikompilasi menggunakan tool
Lebih terperinciKonferensi Nasional Sistem dan Informatika 2009; Bali, November 14, 2009
PERANCANGAN DAN IMPLEMENTASI MODUL PERKALIAN MODULO MONTGOMERY UNTUK SISTEM KRIPTOGRAFI KUNCI PUBLIK RSA 512 BIT BERBASIS FPGA (FIELD PROGRAMMABLE GATE ARRAY) Reza Irawan 1, M.Ary Murti 2, Koredianto Usman
Lebih terperinciAnalisa Model Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)
Analisa Model Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring Road
Lebih terperinciBAB 4 PERANCANGAN ARSITEKTUR 2K FFT-IFFT CORE
BAB 4 PERANCANGAN ARSITEKTUR 2K FFT-IFFT CORE Pada bab ini dibahas mengenai perancangan arsitektur 2k FFT-IFFT Core berdasarkan model Matlab yang telah dibuat sebelumnya. Terdapat dua pendekatan arsitektur
Lebih terperinciVoter dan error detector Pengujian Sistem Pengujian perpindahan mode Pengujian dengan fault injection...
DAFTAR ISI HALAMAN PENGESAHAN...iii PERNYATAAN... iv MOTO DAN PERSEMBAHAN... v PRAKATA... vi DAFTAR ISI... vii DAFTAR GAMBAR... xi DAFTAR TABEL... xiv PENGERTIAN DAN SINGKATAN... xv INTISARI... xviii ABSTRACT...
Lebih terperinciPengenalan VHDL. [Pengenalan VHDL]
Pengenalan VHDL A. Pengenalan Bahasa VHDL VHDL adalah kepanjangan dari VHSIC (Very High Speed Integrated Circuits) Hardware Description Language. Pada pertengahan tahun 1980 Departemen Pertahanan Amerika
Lebih terperinciDESAIN SKEMATIK ALGORITMA HISTOGRAM UNTUK KEBUTUHAN ANALISIS TEKSTUR CITRA BERBASIS FPGA (Field Programmable Gate Array)
DESAIN SKEMATIK ALGORITMA HISTOGRAM UNTUK KEBUTUHAN ANALISIS TEKSTUR CITRA BERBASIS FPGA (Field Programmable Gate Array) Atit Pertiwi 1 Sarifudin Madenda 2 Sunny Arief Sudiro 3 1,2,3 Jurusan Sistem Komputer,
Lebih terperinciBAB III PERANCANGAN UIMEGA 8535
BAB III PERANCANGAN UIMEGA 8535 3.1 ARSITEKTUR UIMEGA 8535 Arsitektur UIMega 8535 secara umum diperlihatkan pada Gambar 3.1. UIMega 8535 terdiri dari lima modul utama, yaitu modul ROM, modul instruction
Lebih terperinci1 Tujuan dan Sasaran. 2 Alat dan Bahan. 3 Dasar Teori. Praktikum Sistem Digital Lanjut Percobaan 3: Dekoder 3-ke-8 dan Demultiplekser 1-ke-8
Praktikum Sistem Digital Lanjut Percobaan 3: Dekoder 3-ke-8 dan Demultiplekser 1-ke-8 1 Tujuan dan Sasaran Kegiatan praktikum ini bertujuan untuk mengimplementasikan blok rangkaian kombinasional di board
Lebih terperinciDISAIN DAN IMPLEMENTASI RANGKAIAN ELEKTRONIKA DENGAN TEKNOLOGI FPGA (Field Programble Gate Array)
1 DISAIN DAN IMPLEMENTASI RANGKAIAN ELEKTRONIKA DENGAN TEKNOLOGI FPGA (Field Programble Gate Array) Lailis Syafa ah, M.Yance Promesta Jurusan Elektro, Fakultas Teknik, Universitas Muhammadiyah Malang Jln.
Lebih terperinciMODUL TRAINER DIGITAL YANG DIGUNAKAN SEBAGAI MODUL PEMBELAJARAN PENDIDIKAN VOKASI BIDANG ELEKTRONIKA
MODUL TRAINER DIGITAL YANG DIGUNAKAN SEBAGAI MODUL PEMBELAJARAN PENDIDIKAN VOKASI BIDANG ELEKTRONIKA Eko Mardianto 1, Mohd Ilyas Hadikusuma 2 1,2 Program Studi Teknik Elektronika Jurusan Teknik Elektro
Lebih terperinciberkapasitas besar mengakibatkan orang tidak masalah jika mempunyai data yang berukuran lebih besar. apabila data tersebut adalah gambar. maka dengan
DESAIN SISTEM MEMORI UNTUK PENYIMPANAN NILAI-NILAI MATRIKS QDCT PADA PROSES KOMPRESI JPEG. Drs. Lingga Hermanto, MM,. MMSI., 1 Tommy Kurniardi 2 1. Dosen Universitas Gunadarma 2. Mahasiswa Universitas
Lebih terperinciPERCOBAAN 6 COUNTER ASINKRON
PERCOBAAN 6 COUNTER ASINKRON 6.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membuat Rangkaian dasar 3-bit Membuat Timing Diagram Counter Membuat MOD-n Membuat Up-Down 6.2.
Lebih terperinciPERCOBAAN IV RANGKAIAN LOGIKA SEKUENSIAL
PERCOBAAN IV RANGKAIAN LOGIKA SEKUENSIAL TUJUAN 1. Mengerti perbedaan perilaku antara latch dan flip flop. 2. Mendesain sekuensial rangkaian untuk implementasi didalam FPGA. 3. Mengenal dan memahami cara
Lebih terperinciBAB VIII REGISTER DAN COUNTER
BAB VIII REGISTER DAN COUNTER 8.1 Register Register adalah kumpulan dari elemen-elemen memori yang bekerja bersama sebagai satu unit. Register yang paling sederhana tidak lebih dari sebuah penyimpan kata
Lebih terperinciAplikasi FPGA dalam Pengontrolan Ruangan
UNIVERSITAS BINA NUSANTARA Jurusan Sistem Komputer Skripsi Sarjana Komputer Semester Genap 2003/2004 Aplikasi FPGA dalam Pengontrolan Ruangan Hendri 0400539326 Tinus Chondro 0400530112 Robin Saor 0400535826
Lebih terperinciPerancangan dan Implementasi Prosesor FFT 256 Titik-OFDM Baseband 1 Berbasis Pengkodean VHDL pada FPGA
BAB I PENDAHULUAN I.1 Latar Belakang Teknologi komunikasi wireless saat ini berkembang dengan pesat seiring meningkatnya kebutuhan pengguna terhadap layanan yang cepat dan beragam. Hal ini terlihat dari
Lebih terperinciPertemuan ke 5 BAB IV Sintesis Rangkaian Sekuensial (2) Deskripsi Manfaat Relevansi Learning Outcome Materi I. Rangkaian Memori Terbatas RAM dinamik
Pertemuan ke 5 1 BAB IV Sintesis Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang proses Rangkaian memori terbatas, dan penentuan kelas yang berbeda Manfaat Memberikan kompetensi untuk
Lebih terperinciMODUL I Pengenalan Teknologi FPGA
MODUL I Pengenalan Teknologi FPGA I. Tujuan Pada Percobaan ini praktikan akan dikenalkan dengan salah satu teknologi IC VLSI yaitu Teknologi FPGA (Field Programmable gate Array) disini praktikan akan mempelajari
Lebih terperinciBAB 4 IMPLEMENTASI DAN EVALUASI. selanjutnya perancangan tersebut diimplementasikan ke dalam bentuk yang nyata
BAB 4 IMPLEMENTASI DAN EVALUASI Pelaksanaan dari perancangan yang sudah dibuat dan dijelaskan pada Bab 3 selanjutnya perancangan tersebut diimplementasikan ke dalam bentuk yang nyata (secara hardware).
Lebih terperinciPROYEK PERANCANGAN RANGKAIAN DIGITAL : THUNDERBURD TAIL LIGHTS. Mochammad Fadhli Zakiy, Rizki Satya Utami
PROYEK PERANCANGAN RANGKAIAN DIGITAL : THUNDERBURD TAIL LIGHTS Mochammad Fadhli Zakiy, Rizki Satya Utami Laboratorium Dasar Teknik Elektro Sekolah Teknik Elektro dan Informatika ITB Abstrak Praktikum kali
Lebih terperinciPerancangan Motion Compensator Dan Integrasi Decoder H.264
Perancangan Motion Compensator Dan Integrasi Decoder H.264 TESIS Karya tulis sebagai salah satu syarat untuk memperoleh gelar Magister dari Institut Teknologi Bandung Oleh Zener Sukra NIM : 23206010 Program
Lebih terperinciRANCANG BANGUN PAPAN IKLAN DOT MATRIX MENGGUNAKAN SMS BERBASIS MIKROKONTROLER
RANCANG BANGUN PAPAN IKLAN DOT MATRIX MENGGUNAKAN SMS BERBASIS MIKROKONTROLER 1 Dadan Nurdin Bagenda, 2 Wahyudin 1 Program Studi Teknik Informatika STMIK LPKIA 2 Program Studi Teknik Informatika STMIK
Lebih terperinciImplementasi Prototipe Sistem Kontrol Elevator Berbasis FPGA Menggunakan VHDL
Implementasi Prototipe Sistem Kontrol Elevator Berbasis FPGA Menggunakan VHDL Agfianto Eko Putra 1, Heru Arif Yuliadi 2 1,2 Elektronika dan Instrumentasi (ELINS), FMIPA Universitas Gadjah Mada, Bulaksumur,
Lebih terperinciPERANCANGAN DAN IMPLEMENTASI ALGORITMA ENKRIPSI ARCFOUR PADA PERANGKAT KRIPTOGRAFI BERBASIS FPGA
PERANCANGAN DAN IMPLEMENTASI ALGORITMA ENKRIPSI ARCFOUR PADA PERANGKAT KRIPTOGRAFI BERBASIS FPGA Mohamad Syahral Fakultas Teknik Elektro Universitas Indonesia Jakarta Kampus UI Depok Email : akumoral@yahoo.com
Lebih terperinciPROGRAMMABLE LOGIC DEVICES
PROGRAMMABLE LOGIC DEVICES Hardware make softer, software make harder Perkembangan Teknologi Logic Device Definisi PLD Konsep Dasar PLD Jenis-jenis PLD : PAL, PLA, GAL Memprogram dan men-develop pogram
Lebih terperinciMULTIPLEKSER BERBASIS PROGRAMMABLE LOGIC DEVICE (PLD)
MULTIPLEKSER BERBASIS PROGRAMMABLE LOGIC DEVICE (PLD) Oleh Muhammad Irmansyah Staf Pengajar Teknik Elektro Politeknik Negeri Padang ABSTRACT In middle 1990, electronics industry had the evolution of personal
Lebih terperinciDESAIN DAN REALISASI MODULATOR OFDM (ORTHOGONAL FREQUENCY DOMAIN MULTIPLEXING) UNTUK JARINGAN JALA-JALA LISTRIK TEGANGAN RENDAH BERBASIS FPGA
DESAIN DAN REALISASI MODULATOR OFDM (ORTHOGONAL FREQUENCY DOMAIN MULTIPLEXING) UNTUK JARINGAN JALA-JALA LISTRIK TEGANGAN RENDAH BERBASIS FPGA (DESIGN AND REALIZATION OFDM (ORTHOGONAL FREQUENCY DOMAIN MULTIPLEXING)
Lebih terperinciPercepatan Menggunakan Perangkat Keras
Percepatan Menggunakan Perangkat Keras Pokok Bahasan: FPGA, ASIC, CPLD Tujuan Belajar: Setelah mempelajari dalam bab ini, mahasiswa diharapkan mampu : 1. Mengetahui dan menjelaskan perkembangan penggunaan
Lebih terperinciIMPLEMENTASI FIELD PROGRAMMABLE GATE ARRAY (FPGA) UNTUK MEMBUAT GAME RICOCHET. Naskah Publikasi. diajukan oleh Astona Sura Satrida
IMPLEMENTASI FIELD PROGRAMMABLE GATE ARRAY (FPGA) UNTUK MEMBUAT GAME RICOCHET Naskah Publikasi diajukan oleh Astona Sura Satrida 08.11.2471 Kepada SEKOLAH TINGGI MANAJEMEN INFORMATIKA DAN KOMPUTER AMIKOM
Lebih terperinciDASAR-DASAR RANGKAIAN SEKUENSIAL 2
PERCOBAAN 2. DASAR-DASAR RANGKAIAN SEKUENSIAL 2 2.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membuat SR Flip-flop dari gerbang NOR Membuat SR Flip-flop dari gerbang NAND
Lebih terperinciBAHASA PEMROGRAMAN VHDL
BAHASA PEMROGRAMAN VHDL - Hardware Description Language (HDL) adalah bahasa yang dapat digunakan untuk mendeskripsikan sebuah sistim digital, misal, sebuah komputer atau komponen dari komputer - Ada 2
Lebih terperinciIMPLEMENTASI PERFECT RECONSTRUCTION FILTER BANK UNTUK STRUKTUR MULTIRATE DENGAN FILTER FIR DIRECT FORM PADA FPGA
Seminar Nasional Aplikasi Teknologi Informasi 29 (SNATI 29) ISSN: 97-522 Yogyakarta, 2 Juni 29 IMPLEMENTASI PERFECT RECONSTRUCTION FILTER BANK UNTUK STRUKTUR MULTIRATE DENGAN FILTER FIR DIRECT FORM PADA
Lebih terperinciGerbang logika ini akan dijelaskan lebih detil pada bagian 4. AND A B Y OR Y A B Y NOT AND NOT
3. DSR DIGITL 3.1. Gerbang-gerbang sistem digital Gerbang-gerbang sistem dijital atau gerbang logika adalah piranti yang memiliki keadaan bertaraf logika. Gerbang logika dapat merepresentasikan keadaan
Lebih terperinciLAB #5 REGISTER, SYNCHRONOUS COUNTER AND ASYNCHRONOUS COUNTER
LAB #5 REGISTER, SYNCHRONOUS COUNTER AND ASYNCHRONOUS COUNTER TUJUAN 1. Untuk mempelajari dan mendesain berbagai counter menggunakan gerbang dan Flip-Flop. 2. Untuk menyimulasikan berbagai counter dan
Lebih terperinciANALISIS PERBANDINGAN METODE PERKALIAN ARRAY DAN BOOTH. Hendra Setiawan 1*, Fahmi Nugraha 1. Jl. Kaliurang km.14.5, Yogyakarta 55582
ANALISIS PERBANDINGAN METODE PERKALIAN ARRAY DAN BOOTH Hendra Setiawan 1*, Fahmi Nugraha 1 1 Program Studi Teknik Elektro, Fakultas Teknologi Industri, Universitas Islam Indonesia Jl. Kaliurang km.14.5,
Lebih terperinciMERGESORT DALAM TINGKAT REGISTER TRANSFER LOGIC BERBASIS FIELD PROGRAMMABLE GATE ARRAY
MERGESORT DALAM TINGKAT REGISTER TRANSFER LOGIC BERBASIS FIELD PROGRAMMABLE GATE ARRAY Ferry Wahyu Wibowo Dosen STMIK AMIKOM Yogyakarta ferrywahyu@gmail.com Abstrak Telah dibuat rangkaian yang berfungsi
Lebih terperinciImplementasi Low Pass Filter Digital IIR (Infinite-Impulse Response) Butterworth pada FPGA
Implementasi Low Pass Filter Digital IIR (Infinite-Impulse Response) Butterworth pada FPGA Fikri Aulia, Mochammad Rif an, ST., MT., dan Raden Arief Setyawan, S.T., MT. Abstrak FPGA merupakan IC yang dapat
Lebih terperinciTUTORIAL. Tabel Kebenaran Full Adder : Cin B A Sum Cout
TUTORIAL Desain dan Simulasi Rangkaian Digital dengan OrCAD 9.1 Oleh : Agus Bejo Program Diploma Teknik Elektro Fakultas Teknik, Universitas Gadjah Mada Berikut ini adalah panduan untuk merancang sebuah
Lebih terperinciPerancangan dan Implementasi Mapper dan Demapper untuk DVB-T
Perancangan dan Implementasi Mapper dan Demapper untuk DVB-T Suyoto 1, Agus Subekti 2, Arif Lukman 3 1,2,3 Research Center for Informatics, Indonesia Institute of Sciences Jl. Cisitu No. 21/154 Bandung
Lebih terperinciTKC305 - Sistem Digital Lanjut. Eko Didik Widianto. Sistem Komputer - Universitas Diponegoro
,, TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Bahasan Kuliah, Sebelumnya dibahas elemen rangkaian sekuensial berupa flip-flop dan latch yang mampu menyimpan informasi
Lebih terperinciPERANCANGAN LAYOUT VLSI UNTUK ARSITEKTUR UNIT KONTROL PADA PROSESSOR MULTIMEDIA
ISSN : 2355-9365 e-proceeding of Engineering : Vol.4, No.2 Agustus 2017 Page 2339 PERANCANGAN LAYOUT VLSI UNTUK ARSITEKTUR UNIT KONTROL PADA PROSESSOR MULTIMEDIA LAYOUT VLSI DESIGN FOR CONTROL UNIT ARCHITECTURE
Lebih terperinci14.1. SYNCHRONOUS B US
13. BUS Prosesor, memori utama, dan perangkat I/O dapat diinterkoneksikan dengan rnenggunakan bus bersama yang fungsi utamanya adalah menyediakan jalur komunikasi untuk transfer data. Bus tersebut menyertakan
Lebih terperinciABSTRAK. Universitas Kristen Maranatha
ABSTRAK Sistem sensor infra merah terdiri dari LED infra merah dan fotodioda. Fotodioda merupakan detektor cahaya infra merah yang dibantu penguat transistor. Dalam perancangan ini digunakan untuk mendeteksi
Lebih terperinci2.4 Sistem Penghapus Derau (Noise Canceling) Algoritma Recursive Least Square (RLS) Field Programmable Gate Array (FPGA) 16
DAFTARISI FIALAMAN JUDUL i LEMBAR PENGESAHAN DOSEN PEMBIMBING h" LEMBAR PENGESAHAN DOSENPENGUJI jij HALAMANPERSEMBAHAN jv HALAMANMOTTO v KATA PENGANTAR V1 ABSTRAKSI viii DAFTARISI ix DAFTARGAMBAR xii DAFTARTABEL
Lebih terperinci2 Kecepatan Transformasi Wavelet Daubechies Empat
TRANSFORMASI WAVELET DAUBECHIES DENGAN MENGGUNAKAN SYSTEMC AWAL DARI DSP ENGINE Akhmad Mulyanto 0097 Abstrak. Desain VLSI DSP dalam VHDL mempunyai kendala nilai floating point yang tidak friendly, mengakibatkan
Lebih terperinciPERCOBAAN 4 FLIP-FLOP 2
PERCOBAAN 4 FLIP-FLOP 2 4.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Menggunakan input-input Asinkron pada JK-FF Membuat D-FF dan T-FF dari JK-FF dan SR-FF Mendisain beberapa
Lebih terperinciIP Core Design Rangkaian Sekuensial dan Kombinasional
Jurnal Kompetensi Teknik Vol.1, No. 2, Mei 2010 65 IP Core Design Rangkaian Sekuensial dan Kombinasional Tatyantoro Andrasto Jurusan Teknik Elektro, Universitas Negeri Semarang Abstract: Pada proses perancangan
Lebih terperinciII.4 Keypad II.5 LCD II.6 Pengenalan Perangkat Lunak Visual Basic Pada PC (Server) II.6.1 Integrated Development Environment...
ABSTRAK Perkembangan era informasi saat ini, menjadikan komputerisasi sebagai suatu standar untuk mempermudah sistem akuisisi data pada pabrik pengekspor udang. Untuk mengakuisisi data penimbangan setiap
Lebih terperinciPERANCANGAN PLC MENGGUNAKAN FPGA
PERANCANGAN PLC MENGGUNAKAN FPGA Satrio Dewanto 1 ; Hadi Yoshua 2 ; Bambang 3 ; Muhammad Nabil 4 1 Jurusan Sistem Komputer, Fakultas Ilmu Komputer, Universitas Bina Nusantara, Jalan K.H. Syahdan No. 9,
Lebih terperinciChapter 6 Input/Output
Chapter 6 Input/Output Masalah-masalah Input/Output Periferal yang bervariasi Pengiriman jumlah data yang berbeda Dengan kecepatan yang berbeda Dalam format yang berbeda Semua periferal I/O berkecepatan
Lebih terperinciBAB 3 PERANCANGAN SISTEM
BAB 3 PERANCANGAN SISTEM 3.1. Gambaran Umum Sistem Sistem ini terdiri dari 2 bagian besar, yaitu, sistem untuk bagian dari panel surya ke baterai dan sistem untuk bagian dari baterai ke lampu jalan. Blok
Lebih terperinciBABIV ANALISA DAN PEMBAHASAN. pemberian input melalui keypad serta output dari sinyal R, G, B, Vs dan Hs.
BABIV ANALISA DAN PEMBAHASAN Pada bab ini akan dibahas mengenai keseluruhan pengujian sistem. Materi pengujian sistem meliputi dua bagian yakni dengan simulasi dan pengujian pada monitor. Simulasi dilakukan
Lebih terperinciBAB 3 ALGORITMA DAN MODEL 2K FFT-IFFT CORE
BAB 3 ALGORITMA DAN MODEL 2K FFT-IFFT CORE Pada Bab ini dibahas mengenai penentuan algoritma, menentukan deskripsi matematis dari algoritma, pembuatan model fixed point menggunakan Matlab, dan pengukuran
Lebih terperinciTEKNIK PENGUJIAN PERANGKAT LUNAK. Ign.F.Bayu Andoro.S, M.Kom
TEKNIK PENGUJIAN PERANGKAT LUNAK Ign.F.Bayu Andoro.S, M.Kom Latar Belakang Pengujian Perangkat Lunak adalah elemen kritis dari jaminan kualitas P/L dan merupakan review puncak terhadap spesifikasi, desain
Lebih terperinciBAB III METODELOGI PENELITIAN. Desain penelitian adalah langkah dan proses yang akan dilakukan dalam
BAB III METODELOGI PENELITIAN 3.1 Desain Penelitian Desain penelitian adalah langkah dan proses yang akan dilakukan dalam sebuah penelitian. Desain penelitian merupakan pokok utama yang mesti dikerjakan
Lebih terperincidan Flip-flop TSK505 - Sistem Digital Lanjut Eko Didik Widianto Teknik Sistem Komputer - Universitas Diponegoro Elemen Rangkaian Sekuensial: Latch
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2011,Eko Didik Widianto Elemen Rangkaian Sekuensial: Latch dan Flip-flop TSK505 - Sistem Digital Lanjut Rangkaian Sekuensial Latch Flip-flop Eko Didik
Lebih terperinciBAB IV. Perancangan Decoder H.264
BAB IV Perancangan Decoder H.264 Pada bab ini akan dibahas perancangan modul-modul H.264 berbasis modul yang telah dirancang sebelumnya yaitu Inverse Transform [3], dan Deblocking Filter [2]. Rancangan
Lebih terperinciPERANCANGAN PENGENDALI PID DIGITAL DAN IMPLEMENTASINYA MENGGUNAKAN FPGA
PERANCANGAN PENGENDALI PID DIGITAL DAN IMPLEMENTASINYA MENGGUNAKAN FPGA TESIS Karya tulis sebagai salah satu syarat untuk memperoleh gelar Magister dari Institut Teknologi Bandung Oleh DEDI TRIYANTO NIM
Lebih terperinciBAB III PERANCANGAN ALAT
BAB III PERANCANGAN ALAT Pada bab tiga ini akan dijelaskan mengenai perancangan dari perangkat keras dan perangkat lunak yang digunakan pada alat ini. Dimulai dari uraian perangkat keras lalu uraian perancangan
Lebih terperinciPERANCANGAN DAN SIMULASI ALAT PENGHITUNG JUMLAH DETAK JANTUNG MENGGUNAKAN ISE WEBPACK 13.1
PERANCANGAN DAN SIMULASI ALAT PENGHITUNG JUMLAH DETAK JANTUNG MENGGUNAKAN ISE WEBPACK 13.1 Disusun oleh Nama : Hannita Andriani NPM : 13410128 Jurusan : Teknik Elektro Dosen Pembimbing I : Dr. Wahyu Kusuma
Lebih terperinci=== PERANCANGAN RANGKAIAN SEKUENSIAL ===
=== PERANCANGAN RANGKAIAN SEKUENSIAL === Rangkaian Sekuensial, adalah rangkaian logika yang keadaan keluarannya dipengaruhi oleh kondisi masukan dan kondisi rangkaian saat itu. Variabel Masukan Keadaan
Lebih terperinciLAB #4 RANGKAIAN LOGIKA SEKUENSIAL
LAB #4 RANGKAIAN LOGIKA SEKUENSIAL TUJUAN 1. Untuk mempelajari bagaimana dasar rangkaian logika sekuensial bekerja 2. Untuk menguji dan menyelidiki pengoperasian berbagai Latch dan sirkuit Flip- Flop PENDAHULUAN
Lebih terperinciEncoder, Multiplexer, Demultiplexer, Shifter, PLA
Encoder, Multiplexer, Demultiplexer, Shifter, PLA Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom November 2015 Bahan Presentasi
Lebih terperinci