2.4 Sistem Penghapus Derau (Noise Canceling) Algoritma Recursive Least Square (RLS) Field Programmable Gate Array (FPGA) 16

Transkripsi

1 DAFTARISI FIALAMAN JUDUL i LEMBAR PENGESAHAN DOSEN PEMBIMBING h" LEMBAR PENGESAHAN DOSENPENGUJI jij HALAMANPERSEMBAHAN jv HALAMANMOTTO v KATA PENGANTAR V1 ABSTRAKSI viii DAFTARISI ix DAFTARGAMBAR xii DAFTARTABEL xiv BABI PENDAHULUAN 1.1 LatarBelakang I 1.2 Rumusan Masalah Batasan Masalah TujuanPenelitian SistematikaPenulisan 3 BAB II LANDASAN TEORI 2.1 Pengertian Sinyal Pemrosesan Sinyal Filter Filter Wiener Filter Adaptif Sistem Penghapus Derau (Noise Canceling) Algoritma Recursive Least Square (RLS) Field Programmable Gate Array (FPGA) FPGA keluarga Xilinx Spartan II Struktur Dasar Keluarga Spartan II \j \ InputOutput Blocks (IOB) is Configurable Logic Blocks (CLB) 19 IX

2 Programmable Routing Matrix Pemrograman FPGA Mode Operasi 22 BAB III PERANCANGAN SISTEM 3.1 Sistem Kerja Perancangan Perangkat Keras Analog to Digital Converter(ADC) Digital to Analog Converter (DAC) Rangkaian DIP Switch Perancangan Perangkat Lunak Perancangan Rangkaian Dasar Rangkaian Inisialisasi Rangkaian Penjumlah (F«// Addef) Rangkaian Pengurang (Substractor) 3] Rangkaian Pengali (Multiplier) Rangkaian Pembagi (Divider) Register Penyangga dan Tunda Perancangan Filterdengan Algoritma RLS Rangkaian untuk Gain Vector (k) Rangkaian untuk Matriks Korelasi(P) Rangkaian untuk alpha (a) Rangkaian untuk Pembaharuan Bobot (w) Rangkaian untuk Output Filter (y) 44 BAB IV HASIL PENGAMATAN DAN ANALISA 4.1 Pendahuluan Analisis Perangkat Keras Analisis Analog to Digital Converter (ADC) Analisis Field Programmable Gate Array (FPGA) Analisis Digital to Analog Converter (DAC) Analisis Sistem Analisis Terhadap Data Masukan Suara yang Berupa

3 Sinyal Sinus dari Audio Frequency Generator (AFG) Analisis Terhadap Data Masukan Suara Asli (Suara Manusia) BAB V PENUTUP 5.1 Kesimpulan Saran go DAFTAR PUSTAKA LAMPIRAN XI

4 DAFTAR GAMBAR Gambar 2.1 Bentuk Umum dari Filter Adaptif 7 Gambar 2.2 Sistem Adaptifuntuk Prediksi (Prediction) 9 Gambar 2.3 Sistem Adaptifuntuk Identifikasi Sistem (System Identification) 9 Gambar 2.4 Sistem Adaptifuntuk Pemodelan Invers (Inverse Modeling) 10 Gambar 2.5 Sistem Adaptifuntuk Penghilang Derau (Interference Canceling) 10 Gambar 2.6 Diagram Sistem Penghapus Derau Adaptif. n Gambar 2.7 Filter Transversal 13 Gambar2.8 Diagram BlokDasar Keluarga Spartan II 17 Gambar 2.9 Blok IOB Spartan II 18 Gambar 2.10 CLB padaspartan II 19 Gambar 2.11 Struktur Local Routing 21 Gambar 2.12 Koneksi BUFT untuk dedicated Horizontal Bus Line 21 Gambar 3.1 Diagram Blok Sistem 20 Gambar 3.2 Rangkaian Analog to Digital Converter (ADC) 25 Gambar 3.3 Rangkaian Digital to Analog Converter (DAC) 26 Gambar 3.4 Rangkaian DIP Switch 27 Gambar 3.5 Rangkaian dan Blok Digital untuk Nilai Inisial = 0 28 Gambar 3.6 Rangkaian dan Blok Digital untuk Nilai Inisial Gambar 3.7Rangkaian dan Blok Full Adder Satu Bit 29 Gambar 3.8 Rangkaian dan Blok Full Adder 8 bit 30 Gambar 3.9 Rangkaian dan Blok Substractor 8 bit 32 Gambar 3.10 Perkalian Dua Bilangan Biner 8bit 33 Gambar 3.11 Rangkaian dan Blok Multiplier 8 bit 35 Gambar 3.12 Blok untuk Rangkaian Divider 36 Gambar 3.13 Blok Tunda 37 Gambar 3.14 Blok untuk Penyangga 37 Gambar 3.15 Rangkaian Penyangga dan Tunda 38 Xll

5 Gambar 3.16 Rangkaian dan Blok Penyebut 40 Gambar 3.17 Rangkaian dan Blok Gain Vector (k) 40 Gambar 3.18 Rangkaian Matriks Korelasi (P) 41 Gambar 3.19 Blok dari Rangkaian Matriks korelasi (P) 42 Gambar 3.20 Rangkaian Alpha (a) 43 Gambar 3.21 Rangkaian untuk 1 Bobot 44 Gambar 3.22 Rangkaian 1 Output Filter 44 Gambar 4.1 Grafik Output ADC 47 Gambar 4.2 Tampilan Program Floorplanner 48 Gambar 4.3 Tampilan CLB yang Digunakan 48 Gambar 4.4 Tampilan Mode untuk Mendownload Program 49 Gambar 4.5 Tampilan ProsesDownload Sukses 49 Gambar 4.6 Grafik Output DAC 51 Gambar 4.7 Bentuk Sinyal Sinus yang Tercampur Derau 52 Gambar 4.8 adalah Bentuk Sinyal Ate.? Referensi 52 Gambar 4.9 Bentuk Sinyal Keluaran dengan f= 550 Hz dan X= 0,5 53 Gambar 4.10 Bentuk Sinyal Keluaran dengan f= 550 Hz dan X- 0, Gambar 4.11 Bentuk Sinyal Keluaran dengan f = 550 Hz dan X- 0, Gambar 4.12 Bentuk Sinyal Suara yang Tercampur Noise 56 Gambar 4.13 Bentuk Sinyal Keluaran dengan X=0,5 57 Gambar 4.14 Bentuk Sinyal Keluaran dengan Ji=0, Gambar 4.15 Bentuk Sinyal Keluaran dengan a-0, Gambar 4.16 Bentuk Sinyal Keluaran Sebelum Diberi Masukan 58 xin

6 DAFTAR TABEL Tabel 2.1 Konfigurasi Pin yang Terdapat padarangkaian D2 2 Tabel 4.1 Tabel Hasil Pengujian ADC 46 Tabel 4.2 Tabel Hasil Pengujian DAC 42 Tabel 4.3 Tabel Sinyal Output dengan a = 0,5 53 Tabel 4.4 Tabel Sinyal Output dengan X= 0, Tabel 4.5 Tabel Sinyal Output dengan/. = 0, J> xiv