RUMUSAN MASALAH Rumusan masalah yang diambil penulis ialah mengembangkan dari latar belakang masalah yang telah diuraikan di atas, dan dapat diperoleh
|
|
- Irwan Sugiarto
- 6 tahun lalu
- Tontonan:
Transkripsi
1 DESAIN METODE PENGATURAN DATA BARIS CITRA BLOK 8 PIXEL UNTUK IMPLEMENTASI PADA IC FPGA SEBAGAI PENDUKUNG PERCEPATAN OPERASI PERKALIAN QDCT DALAM PROSES KOMPRESI CITRA JPEG Drs. Lingga Hermanto, MMSi 1 Anggi Nur Octavia 2 1. Dosen Universitas Gunadarma 2. Mahasiswa Universitas Gunadarma Fakultas Ilmu Komputer dan Teknologi Informasi Universitas Gunadarma ABSTRAKSI Dalam mendesain rangkaian pembagian data 8 blok pixel ini yang nantinya akan diproses dalam suatu kompresi citra lalu di implementasikan ke dalam ic FPGA merupakan salah satu bagian dari rangkaian keseluruhan kompresi citra dimana bagian ini merupakan proses input atau proses pembagian data 8 blok pixel. Rangkaian ini telah di desain sesuai dengan fungsi dan tujuannya dengan baik untuk melakukan proses input dan pembagian data 8 blok pixel. Rangkaian desain ini dibagi menjadi tiga unit yaitu unit shift register yang memiliki fungsi sebagai input data dan untuk memvalidasi (dengan bantuan clock) dan menyimpan setiap pixel yang masuk. Lalu ada rangkaian unit counter yang berfungsi sebagai penghitung hingga pixel ke-8 dan menginformasikan 8 D flip-flop untuk mengambil data 8 pixel. Sedangkan rangkaian unit D flip flop melakukan pengambilan data yang telah dip roses oleh shift register dengan bantuan counter dan menampilkan hasil proses tersebut secara serentak. Tujuan dari keseluruhan desain rangkaian ini adalah membagi 8 blok data secara bertahap pada rangkaian yang telah di desain dan menghasilkan data yang diinginkan user untuk nantinya akan di masukkan ke dalam proses kompresi citra. Kata Kunci : Shift Register, Counter, D flip flop, Clock. PENDAHULUAN Perkembangan algoritma kompresi data seperti JPEG telah berkembang pesat. Terlebih di dalam pengolahan citra yang merupakan suatu signal dua-dimensi yang dapat diobservasi oleh sistem visual manusia. Suatu citra diperoleh dari penangkapan kekuatan sinar yang dipantulkan oleh objek. Dalam hal ini bagaimana caranya suatu data yang telah dikompresi hasilnya menjadi berukuran kecil tetapi kualitas yang dihasilkan tidak terlalu jauh berkurang. FPGA (Field Programmable Gate Array) merupakan suatu IC digital yang sering digunakan untuk mengimplementasikan rangkaian digital, dalam hal ini digunakan untuk mengimplementasikan perangkat lunak yang telah dirancang sebelumnya untuk menghasilkan algoritma kompresi JPEG[1]. FPGA dipilih karena lebih mudah digunakan dan lebih cepat dalam segi pengoperasiannya dibandingkan perangkat keras lainnya. Skripsi ini merupakan salah satu usaha mengimplementasikan rangkaian-rangkaian digital ke dalam FPGA nantinya yang akan merancang algoritma kompresi JPEG dengan menggunakan bahasa VHDL yang telah ada di dalam FPGA, oleh karena itu penulis melakukan percobaan dalam Desain Metode Pengaturan Data Baris Citra Blok 8 Pixel Untuk Implementasi Pada IC FPGA sebagai Pendukung Percepatan Operasi Perkalian QDCT Dalam Proses Kompresi Citra Jpeg yang nantinya akan digunakan untuk mengembangkan atau menciptakan IC (perangkat keras) kompresi citra/video.
2 RUMUSAN MASALAH Rumusan masalah yang diambil penulis ialah mengembangkan dari latar belakang masalah yang telah diuraikan di atas, dan dapat diperoleh perumusan masalah sebagai berikut; a. Bagaimana mendesain rangkaian Shift register, Counter dan D flip flop yang merupakan proses pengaturan data input 8 blok pixel 8 bit. b. Mengimplementasikan proses pengaturan data input 8 blok pixel 8 bit dalam kompresi citra secara real-time. c. Rancang bangun perkalian dengan FPGA ini dibatasi oleh beberapa parameter yang dimiliki FPGA Spartan3E, diantaranya: Four Input LUTs, Occupied Slices, Bonded IOBs, Total Equivalent Gate Count, Average Connenction delay(ns) dan Maximum Pin delay(ns) [2] TINJAUAN PUSTAKA Untuk memahami desain yang penulis buat, sekaligus untuk lebih mendalami apa yang akan dibahas lebih lanjut, penulis akan menjelaskan dasar-dasar pengertian yang menjadi acuan penulis dalam Desain Metode Pengaturan Data Baris Citra Blok 8 Pixel Untuk Implementasi Pada IC FPGA sebagai Pendukung Percepatan Operasi Perkalian QDCT Dalam Proses Kompresi Citra Jpeg. FPGA Field Programmable Gate Array (FPGA) merupakan sebuah IC digital yang sering digunakan untuk mengimplementasikan rangkaian digital. Bila dilihat dari segi namanya, Field Programmable dapat diartikan bahwa FPGA ini bersifat dapat dirancang sesuai dengan keinginan dan kebutuhan user/pemakai tanpa melalui tahap burn di laboratoruim atau di hardwire oleh pabrik piranti. Bayangkan, bila kita hendak memprogram chip yang isinya dapat kita tentukan sendiri dan tidak perlu susah payah memesan dari pabrik. Cukup mudah dan mengasyikan bukan??? Sedangkan Gate Array artinya bahwa FPGA ini terdiri atas gerbang-gerbang digital dimana interkoneksi masing-masing gerbang tersebut dapat dikonfigurasikan antara satu sama lainnya. [3] Berikut isi dari FPGA pada umumnya: 1. Configure Logic Blocks (CLB). Bisa dikatakan, bagian inilah yang akan memproses segala bentuk rangkaian logika yang dibuat oleh user/pemakai. 2. I/O Blocks. Sebagai interface antara external pin dari device dan internal user logic 3. Programmable Interconnect. Bagian ini berisi wire segments dan programmable switches, selain itu bagian ini juga akan menghubungkan antara CLB satu dengan CLB lainnya. Sebagian besar FPGA memiliki arsitektur seperti di atas. Entah itu FPGA produksi Xilinx ataupun dari Altera. Bila berbeda pun tak akan sampai menimbulkan perbedaan yang terlalu signifikan. Sebuah FPGA tersusun dari sebuah bagian yang bernama logic-cell (Logic Blocks), yang kemudian pada perkembangannya saling terhubung satu sama lain. Kumpulankumpulan dari logic cell ini berjumlah ratusan bahkan ribuan dan membentuk sauatu fungsi yang kompleks. Sebuah logic cell pada dasarnya terdiri atas sebuah lookup table(lut), D flipflop, dan sebuah multiplekser 2 ke 1.[4] Gambar 1 Isi Logic Cell 1. Look Up Table (LUT) merupakan sejenis RAM (Random Acces Memory) yang berkapasitas kecil. Di dalam FPGA, LUT ini memegang peranan penting dalam proses implementasi fungsi-fungsi logika. Selain itu, LUT ini berciri khas memiliki input sejumlah 4 buah. 2. D Flip Flop. Seperti yang diketahui, flipflop (Bistable Multivibrator) dalah suatu rangkaian sel biner yang memiliki dua buah
3 output yang saling berkebalikan keadaannya (0 atau 1). Di dalam FPGA, terdapat sebuah jenis flip-flop yaitu D flipflop atau Data flip flop. Rangkaian D flipflop ini berfungsi sebagai rangkaian logika sekuensial dimana di dalamnya terdapat peralatan memori dan pewaktu. 3. Multiplekser 2 ke 1. Sebuah multipleser adalah piranti digital yang bekerja sebagai switch (saklar) yang menghubungkan data dari n masukkan ke sebuah keluaran. Multiplekser berfungsi untuk memilih beberapa input untuk hanya menjadi 1 output saja. Di dalam FPGA, terdapat rangkaian multiplekser 2 ke 1 yang artinya, multiplekser tersebut memiliki 2 buah input dan 1 buah output. Setiap logic cell tersebut dapat dihubungkan dengan logic cell lainnya melalui jalur/koneksi yang ada. Setiap cell hanya mampu bekerja secara sederhana dan ringkas, Namun bila antara satu cell saling terhubung satu sama lain sebuah fungsi-fungsi logika yang kompleks pun dapat terbentuk[5]. D-Flip-Flop FD adalah D flip-flop dengan input data (D) dan data output (Q). Data pada D input dimuat ke flip-flop selama transisi clock dari Rendah (0) ke Tinggi (1).[6] Gambar 2 Diagram blok D-Flip-Flop Gambar 3 Rangkaian D-Flip-Flop Tabel 1 Tabel Kebenaran D-Flip-Flop Register Geser Register geser disusun dengan merangkai flip-flop satu sama lain, sebuah register geser dapat memindahkan bit-bit yang tersimpan ke kiri atau ke kanan. Pergeseran bit ini penting dalam operasi aritmatika dan operasi logika yang dipakai computer, register geser juda sering digunakan untuk meyimpan data sesaat.[7] Gambar 4 Rangkaian Register Geser Counter Counter merupakan suatu rangkaian logika yang berfungsi untuk mencacah jumlah pulsa pada bagian input dan keluaran berupa digit biner. Counter terdiri dari flip-flop yang diserikan dimana keadaan arus keluarannya ditahan sampai ada clock. Counter yang digunakan adalah pencacah yang dibangun dengan flip-flop JK. Suatu piranti pencacah terdiri dari beberapaflipflop JK dalam keadaan Toggle, yaitu masukan J dan K diberi sinyal 1. Karena masukan J dan K terpasang pada tingkat tegangan tinggi (J=1 dan K=1), maka setiap flip-flop JK akan mengalami toggle, ketika masukan pencacah menerima pulsa pendetak. Keluaran setiap Q dari flip-flop yang pertama (FF) akan diumpankan ke masukan yang selanjutnya, dan demikian seterusnya. Setiap pendetak datang, jika keluaran Q dari semua flip-flop (FF) kalau diamati dengan cermat akan kita lihat adanya suatu aturan tertentu, yaitu aturan sistem bilangan biner. Jadi secara tidak langsung piranti digital ini telah melaksanankan suatu proses perhitungan biner yang disebut dengan pencacah bilangan biner.[8]
4 Gambar 5 Rangkaian counter Tabel 2 Tabel kebenaran Counter (pencacah) Pencacah Q2 Q1 Q Perangkat Lunak Yang Berhubungan Dengan Perancangan FPGA Penggunaan perangkat lunak dalam suatu perancangan sistem elektronis bertujuan untuk memperoleh efisiensi dalam hal sintesis dan optimalisasi rancangan. Karakter suatu rancangan dapat diketahui sebelum diimplementasikan dalam bentuk perangkat keras sehingga memudahkan untuk melakukan perbaikan terhadap rancangan tersebut. Berdasarkan pedoman yang didokumentasikan oleh Xilinx, rancangan suatu sistem digital yang akan diimplementasikan dalam bentuk perangkat keras menggunakan FPGA dibuat melalui beberapa tahap sebagai berikut. 1. Pembuatan desain (Design Entry), yaitu proses pembuatan rangkaian yang akan diimplementasikan menggunakan FPGA. 2. Verifikasi desain (Design Verification), yaitu memerikasa desain yang telah dibuat dengan cara simulasi. 3. Pemetaan, penempatan dan routing desain (Mapping, placing and routing), yaitu pemetaan gerbang, penempatan pin dan routing pembuatan jalur jalur koneksi desain ke dalam FPGA. 4. Implementasi desain (Design Imlementation), yaitu mengimplementasikan rancangan dalam bentuk perangakat keras. Langkah-langkah tersebut dapat dilakukan dengan bantuan perangkat lunak komputer yaitu Xilinx ISE Pembuatan desain (rangkaian) bisa dilakukan secara skematis atau menggunakan VHDL (Very High Speed IC Description Language). Pada desain menggunakan skematis, pengguna software menggambar rangkaian menggunakan simbolsimbol rangkaian digital pada lembar gambar Xilinx ISE. Penggunaan skematis ini efisien untuk rangkaian-rangkaian yang sederhana atau dengan kompleksitas rendah. VHDL merupakan tool desain rangkaian digital yang menggunakan sintaks bahasa pemrograman. Bahasa pemrograman tersenut digunakan untuk mendefinisikan kerja rangkaian. VHDL sesuai untuk rangkaian dengan kompleksitas tinggi, seperti yang dirancang pada tesis ini. Untuk mendeasain rangkaian yang kompleks, VHDL cukup efektif, karena pengguna cukup mendefiniskan kerja rangkaian saja dan tidak perlu menggambar realisasi rangkaiannya. Rancangan Schematic Suatu rancangan rangkaian dapat diwujudkan ke dalam FPGA dengan cara menggambar skema rangkaian tersebut. Penggambaran skema rangkaian gambar tersebut dapat dilakukan pada perangkat lunak (software) yang biasanya disertakan dalam setiap pembelian FPGA. Misalnya software Quartus dan Max+Plus untuk FPGA milik Altera. Sedangkan FPGA buatan Xilinx dengan perangkat lunaknya yakni ISE WebPack. Selanjutnya, skema rangkaian digambar dengan cara membuat tiap komponen serta jalur-jalur yang menghubungkan komponen-komponen tersebut menjadi satu kesatuan. Hingga akhirnya tercipta gambar skema rangkaian yang utuh. Metode ini terbilang mudah dan efektif terutama bila dipakai untuk skema rangkaian yang
5 sederhana serta tidak memiliki jalur-jalur yang rumit.[6] Gambar 6 Rangkaian yang dibuat dengan Metode Schematic Skema desain schematic merupakan seperangkat sistem yang memungkinkan Anda untuk menangkap struktur desain baik sebagai deskripsi datar atau hirarkis seperangkat komponen, dan konektivitas antara komponenkomponen ini. Kemudian Anda dapat menggunakan deskripsi ini untuk mendorong pelaksanaan dan verifikasi alat. Anda membuat desain skematis menggunakan Schematic Editor. Schematics dapat single-level (flat) atau multitingkat (hirarkis). Schematics dapat ditarik pada beberapa "lembar" dan ukuran apapun. PEMBAHASAN Metode Penelitian Bahan Penelitian Bahan penelitian terdiri atas : a. FPGA Spartan-3E starter board Keping XC3S500E mempunyai gerbang dengan jumlah CLB sebesar 1164, IOB sebesar 232 pengali sebanyak 20 unit, dan interkoneksi yang dapat diprogram. rangkaian yang dirancang akan dihubungkan dengan metode skematik pada perangkat lunak Xilinx ISE 9.2i. Langkah-langkah Penelitian a. Buka Xilink ISE 9.2i b. Klik File -> New Project c. Ketik nama project dengan nama AddFour lalu klik next d. Atur Device Properties e. Klik new source -> ketik nama file namenya DesainFul pilih Schematic -> klik next -> klik Finish -> pilih yes f. Klik next -> pilih next lagi -> lalu Finish g. Gambar desain schematic DesainFul -> lalu save h. Pada bagian tab Processes pada Synthesize-XST klik kanan pilih Run i. Klik kanan pada Implement Design lalu pilih Run j. Jika proses diatas telah selesai dan tidak terdapat Error maka proses selanjutnya adalah proses pengaturan clock sebelum simulasi dilakukan k. Proses Simulasi 1. Pada tab Source, pilih Behavioral Simulation. Alat Penelitian a. Satu set komputer Pentium Dual-Core CPU CPUs), ~2.5GHz. b. Satu perangkat lunak Sistem Operasi Windows XP. c. Satu perangkat lunak Xilinx ISE 9.2i. Pelaksanaan penelitian dimulai dengan merancang gambaran skematik yang terbagi atas beberapa bagian rangkaian. Beberapa bagian
6 2. Kemudian pilih Create new Source 3. Kemudian ketik nama source, pilih Test Bench WaveForm klik Next, Next lagi, lalu Finish. 5. Pada langkah terakhir ini merupakan simulasi rangkaian dengan memasukan nilai inputan dan nilai Load, lalu Save : 4. Lalu ikuti perintah seperti dibawah, lalu klik Finish: 6. Setelah memasukan nilai inputan, maka source yang kita bikin akan muncul, lalu klik kanan pada Simulate Behavioral Model pilih Run, setelah itu akan tampil hasil simulasi.
7 Modul perancangan Pembagian data 8 Blok Pixel Skematik rangkaian pembagian data 8 bit Gambar 8 Skematik rangkaian pembagian data 8 bit Gambar 7 Struktur Rangkaian Pembagian Data 8 bit Tabel 3 Jenis dan Fungsi port Diagram blok pembagian data 8 bit Dalam masing-masing perancangan pembagian data ini terdiri dari beberapa unit yaitu Shift Register 8 bit, Counter, D Filp-Flop 8 bit, tiap-tiap blok rangkaian mempuyai fungsi masing-masing. Unit Register Geser berfungsi untuk menggeser data partial produk dan menyimpannya, data yang digeser lebih banyak dari 1 bit berupa data 0 atau 1. Unit shift register berfungsi sebagai
8 memvalidasi (dengan bantuan clock) dan menyimpan setiap pixel yang masuk. Unit Shift Register merupakan terdiri dari beberapa flipflop. Register geser dapat digunakan sebagai memori sementara, dan data yang tersimpan didalamnya dapat digeser ke kiri atau ke kanan Tabel 4 Jenis dan Fungsi port dari rangkaian Shift register 8 Bit Unit Counter berfungsi untuk menghitung hingga pixel ke-8 dan menginformasikan 8 D flip-flop untuk mengambil data 8 pixel. Gambar unit rangkaian Counter diperlihatkan Gambar 3.6. Gambar 10 Unit Counter Gambar 9 Skematik rangkaian Shift Register 8 bit Gambar 11 Rangkaian skematik counter
9 Table 5 Jenis dan Fungsi port dari rangkaian Counter Table 6 Jenis dan Fungsi port dari rangkaian D flip flop Unit D flip flop 8 bit berfungsi sebagai penerima data 8 pixel yang sebelumnya diproses pada bagian shift register, unit D flip flop diperlihatkan pada Gambar 3.8, Gambar 3.9. Gambar 12 Unit D flip flop Dalam masing-masing perancangan pembagian data ini terdiri dari beberapa unit yaitu rangkaian Counter, rangkaian D flip-flop, Register Geser yang masing-masing rangkaian mempunyai fungsi masing-masing. Hasil Penelitian dan Pembahasan Simulasi Rancangan Pengujian hasil dari perancangan desain pengaturan data input 8 pixel 8 bit salah satunya dilakukan dengan simulasi menggunakan perangkat lunak Xilinx ISE simulator. Simulasi secara perangkat lunak dilakukan pada satu rangkaian pengaturan data input 8 pixel secara utuh dan pada tiap-tiap unit pada rangkaian pengaturan data input 8 pixel. Pengaturan clock untuk simulasi Untuk melakukan simulasi tentunya akan dibutuhkan suatu sinyal clock, besarnya sinyal clock yang digunakan akan mempengaruhi waktu kecepatan suatu proses dalam melakukan eksekusi. Berikut merupakan perhitungan clock yang digunakan pada simulasi rancangan pembagian baris citra ini: 1/25 : 10 6 = 4 x 10-9 s = 4 ns Keterangan: 25 = Kecepatan 25 gambar dalam sekali eksekusi 10 6 = 10 Megapixel / citra Gambar 13 Skematik rangkaian D fli flop Simulasi Rancangan Pengaturan Data Input 8 Blok data pixel Perancangan pengaturan data input baris citra ini terdiri dari beberapa unit yaitu Shift register 8 bit, Counter, dan D flip-flop 8 bit.
10 Unit Shift register Unit Shift register berfungsi untuk menggeser data yang telah disimpannya, dimana pada keluaran flip-flop yang pertama keluaran Q-nya memberikan umpan kepada setiap masukan dari flip-flop yang kedua. Kemudian keluaran Q dari flip-flop yang kedua memberi umpan kepada masukan flip-flop ketiga, dan seterusnya. Dalam register ini clock akan diumpankan dan data masuk secara paralel dengan serentak dan keluar secara serentak pula. Karena menggunakan Data flip-flop (FD) pemicuan tepi data yang keluar secara serentak dengan harus mengacu pada tepi naik sinyal clock positif (rising edge) dikuti pergeseran data keluaran pada setiap clock positif (rising edge) berdetak. Hasil simulasi unit ini sebagai berikut: Gambar 15 Simulasi Shift register 8 bit p4_2 s/d p0_7 Dari hasil simulasi tersebut terlihat bahwa proses pergeseran data pada rangkaian shift register telah berfungsi dengan benar sesuai dengan tabel kebenaran shift register. Berikut tabel tahapan proses simulasi: Tabel 7 Tahapan proses simulasi Shift register 8 bit p7_0 s/d p5_7 Gambar 14 Simulasi Shift register 8 bit p7_0 s/d p4_1 Tabel 8 Tahapan proses simulasi Shift register 8 bit p4_0 s/d p3_7
11 Tabel 9 Tahapan proses simulasi Shift register 8 bit p2_0 s/d p0_7 Gambar 17 Simulasi rangkaian D flip-flop 8 bit Tabel 11 Tahapan proses simulasi rangkaian D flip-flop 8 bit Unit Counter Unit counter berfungsi sebagai rangkaian untuk mencacah bilangan biner atau menghitung hingga pixel ke-8 dan menginformasikan 8 D flip-flop untuk mengambil data 8 pixel. Hasil simulasi unit ini sebagai berikut: Gambar 16 Simulasi rangkaian counter Tabel 10 Tahapan proses simulasi counter Unit rangkaian Pengaturan data input 8 Blok pixel keseluruhan 8 bit Rangkaian pengaturan data input 8 blok pixel 8 bit ini merupakan rangkaian keseluruhan dari proses pembagian data pixel, gambar di bawah ini merupakan hasil dari simulasi rangkaian keseluruhan pengaturan data input 8 blok pixel 8 bit. Unit D flip flop 8 bit Unit D flip-flop 8 bit berfungsi sebagai penerima data 8 pixel yang sebelumnya diproses pada bagian shift register dan untuk menampilkan hasil dari pembagian data baris citra secara serentak. Hasil simulasi unit ini sebagai berikut: Gambar 18 Hasil simulasi rangkaian keseluruhan pengaturan data input 8 blok pixel 8 bit dari x7_0 s/d x5_5
12 Gambar 19 Hasil simulasi rangkaian keseluruhan pengaturan data input 8 blok pixel 8 bit dari x5_2 s/d x2_4 Gambar 22 Hasil simulasi rangkaian keseluruhan pengaturan data input 8 blok pixel 8 bit dari q2_7 s/d q5_5 Gambar 20 Hasil simulasi rangkaian keseluruhan pengaturan data input 8 blok pixel 8 bit dari x2_3 s/d x0_0 Gambar 21 Hasil simulasi rangkaian keseluruhan pengaturan data input 8 blok pixel 8 bit pada q0_0 s/d q2 _6 Gambar 23 Hasil simulasi rangkaian keseluruhan pengaturan data input 8 blok pixel 8 bit dari q5_6 s/d q7_7 Disain Placed and Route Disain placed and route ini digunakan untuk mengetahui letak letak CLB ( Configure Logic Blocks ) dan untuk mengetahui apakah CLB-CLB tersebut saling terhubung atau tidak, bisa dikatakan bagian inilah yang akan memproses rangkaian rangkaian yang telah dibentuk. Pada bagian placed, bagian ini menampilkan bagaimana rangkaian rangkaian ini terbentuk di dalam IC FPGA, kemudian pada bagian route bagian ini menampilkan CLB CLB yang digunakan oleh rangkaian rangkaian tersebut, namun pada bagian ini penulis hanya memberikan gambaran kecil pada CLB yang digunakan, untuk lebih jelas berikut adalah gambar dari disain placed and route setiap rangkaian.
13 Gambar 24 Disain Placed pengaturan data input 8 blok pixel 4 Bit Gambar 26 Disain Route pengaturan data input 8 blok pixel 4 Bit Gambar 25 Disain Placed pengaturan data input 8 blok pixel 4 Bit Gambar 27 Disain Placed pengaturan data input 8 blok pixel 8 bit
14 Desain dan Implementasi pada FPGA Desain dari rangkaian Shift register, Counter, dan D flip-flop 4x4 dan 8x8 telah diselesaikan dengan menggunakan VHDL dan implementasi dalam Xilinx Spartan-3E (package :FG320, speed :-4), dalam proses pembuatan desain ini menggunakan Design tool Xilinx ISE 9.2i. Berikut Tabel Pemanfaatan sumber daya untuk Spartan-3E pada desain dan implementasi pengaturan data input 8 blok pixel ini: Gambar 28 Disain Placed pengaturan data input 8 blok pixel 8 bit Gambar 29 Disain Route pengaturan data input 8 blok pixel 8 bit PENUTUP Kesimpulan Dalam mendesain rangkaian pengaturan data input 8 blok pixel 8 bit ini yang nantinya akan diproses dalam suatu kompresi citra lalu di implementasikan ke dalam ic FPGA merupakan salah satu bagian dari rangkaian keseluruhan kompresi citra dimana bagian ini merupakan proses input atau proses pembagian data 8 blok pixel. Rangkaian ini telah di desain sesuai dengan fungsi dan tujuannya dengan baik untuk melakukan proses input dan pembagian data 8 blok pixel. Rangkaian desain ini dibagi menjadi tiga unit yaitu unit shift register yang memiliki fungsi sebagai input data dan untuk memvalidasi (dengan bantuan clock) dan menyimpan setiap pixel yang masuk. Lalu ada rangkaian unit counter yang berfungsi sebagai penghitung hingga pixel ke-8 dan menginformasikan 8 D flip-flop untuk mengambil data 8 pixel. Sedangkan rangkaian unit D flip flop melakukan pengambilan data yang telah dip roses oleh shift register dengan bantuan counter dan menampilkan hasil proses tersebut secara serentak. Desain dan perancangan proses pengaturan data input 8 pixel 8 bit lebih efektif dibandingkan proses pengaturan data input 8 pixel baik untuk 4 bit dan 6 bit dilihat dari sumber daya yang digunakan dengan parameter Four Input LUTs, Occupied Slices, CLB, Bonded IOBs, Total Equivalent Gate Count, Average Connenction delay(ns) dan Maximum Pin delay(ns).
15 Tujuan dari keseluruhan desain rangkaian ini adalah membagi 8 blok data secara bertahap pada rangkaian yang telah di desain dan menghasilkan data yang diinginkan user untuk nantinya akan di masukkan ke dalam proses kompresi citra. Saran Dari hasil perancangan dan desain rangkaian pengaturan data input 8 blok pixel 8 bit ini, diberikan beberapa saran kepada pembaca yaitu: 1. Desain rangkaian ini nantinya akan digabungkan dengan blok-blok desain selanjutnya yang akan secara utuh melakukan suatu proses kompresi citra. 2. Desain rangkaian ini bisa di implementasikan ke dalam ic FPGA yang sesuai dengan tipenya seperti video dan gambar. 3. Desain rangkaian ini bisa di kembangkan lagi dengan rangkaianrangkaian yang lebih spesifik jika inginmenambahkan suatu kondisi lagi. Tabel 17 Pemanfaatan sumber daya untuk pengaturan data input 8 blok pixel untuk Spartan-3E Lebar Bit Rangkaian Four Input Occupied Bonded Total Average Maximum Pin delay LUTs Slices IOBs {232} Equivalent Connection (ns) {9312} {4656} Gate Count delay (ns) D flip flop Counter Rangkaian 4 bit Rangkaian 8 bit
16 DAFTAR PUSTAKA [1] Journal of Real- Time Image Processing. [2] [3] [4] Asisten FPGA, Modul Panduan FPGA, Laboratorium Lanjut Universitas Gunadarma, Depok, 2010 [5] [6] / 15 April 2010 [7] Widjanarka N,IR.Wijaya.2006.Teknik Digital.Jakarta,Erlangga. [8] Eko Budi Purwanto,2011. Teori dan Aplikasi Sistem Digital, Graha Ilmu.
Field Programmable Gate Array (FPGA) merupakan perangkat keras yang nantinya akan digunakan untuk mengimplementasikan perangkat lunak yang telah diran
DISAIN DAN IMPLEMENTASI FULL ADDER DAN FULL SUBSTRACTOR SERIAL DATA KEDALAM IC FPGA SEBAGAI PERCEPATAN PERKALIAN MATRIKS DALAM OPERASI CITRA Drs. Lingga Hermanto, MM,. MMSI., 1 Shandi Aji Pusghiyanto 2
Lebih terperinciuntuk ASIC tinggi, algoritma harus diverifikasi dan dioptimalkan sebelum implementasi. Namun dengan berkembangnya teknologi VLSI, implementasi perangk
IMPLEMENTASI SERIAL MULTIPLIERS 8 BIT KE DALAM IC FPGA SEBAGAI PENDUKUNG PERCEPATAN OPERASI PERKALIAN DALAM KOMPRESI CITRA Drs. Lingga Hermanto, MMSi 1 Iman Ilmawan Muharam 2 1. Dosen Universitas Gunadarma
Lebih terperinciFPGA Field Programmable Gate Array
FPGA Field Programmable Gate Array Missa Lamsani Hal 1 FPGA FPGA (Field Programable Gate Array) adalah rangkaian digital yang terdiri dari gerbanggerbang logika dan terinterkoneksi sehingga dapat terhubung
Lebih terperinciBAB I PENDAHULUAN Latar Belakang Rumusan Masalah Tujuan
BAB I PENDAHULUAN 1.1 Latar Belakang Field Programmable Gate Array (FPGA) ialah IC digital yang sering digunakan untuk mengimplementasikan rangkain digital. Jika dilihat dari segi namanya, Field Programmable
Lebih terperinciARSITEKTUR FPGA. Veronica Ernita K.
ARSITEKTUR FPGA Veronica Ernita K. Arsitektur Dasar FPGA Antifuse. Fine, Medium, dan Coarse-grained. MUX dan LUT Logic Block. CLB, LAB dan Slices. Fast Carry Chains. Embedded in FPGA. Processor Cores.
Lebih terperinciPERANCANGAN FILTER FIR MENGGUNAKAN SOFTWARE XILINX ISE 9.2i
PERANCANGAN FILTER FIR MENGGUNAKAN SOFTWARE XILINX ISE 9.2i A. PENDAHULUAN Filter FIR yang dirancang memiliki persamaan sebagai berikut. ( ) ( ) ( ) ( ) Gambar struktur (diagram blok) dari filter ini adalah
Lebih terperinciberkapasitas besar mengakibatkan orang tidak masalah jika mempunyai data yang berukuran lebih besar. apabila data tersebut adalah gambar. maka dengan
DESAIN SISTEM MEMORI UNTUK PENYIMPANAN NILAI-NILAI MATRIKS QDCT PADA PROSES KOMPRESI JPEG. Drs. Lingga Hermanto, MM,. MMSI., 1 Tommy Kurniardi 2 1. Dosen Universitas Gunadarma 2. Mahasiswa Universitas
Lebih terperinciImplementasi Penampil Citra Dengan Menggunakan Picoblaze FPGA
Implementasi Penampil Citra Dengan Menggunakan Picoblaze FPGA Debyo Saptono 1,Reza Aditya Firdaus 2,Atit Pertiwi 3 1Fakultas Teknik-Jurusan Teknik Elektro, Universitas Gunadarma, Depok 16424 E-mail : debyo@staff.gunadarma.ac.id
Lebih terperinciBAB I PENDAHULUAN. Gambar 1.1 : Xilinx Foundation Series
BAB I PENDAHULUAN OBYEKTIF : - Memahami perangkat lunak Xilinx secara umum - Memahami komponen-komponen simulator Xilinx 1.1 Perangkat Lunak Xilinx Xilink ( Xilink Foundation Series) adalah suatu perangkat
Lebih terperinciBAB I PENDAHULUAN 1.1 LATAR BELAKANG
BAB I PENDAHULUAN 1.1 LATAR BELAKANG Perkembangan teknologi dijital telah menunjukkan pengaruh yang luar biasa bagi kehidupan manusia. Dimulai sejak kurang lebih era tahun 60-an dimana suatu rangkaian
Lebih terperinciBAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA
BAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA Bab ini membahas tentang proses verifikasi dan implementasi desain ke FPGA board. Proses verifikasi meliputi simulasi fungsional, simulasi gate-level, dan verifikasi
Lebih terperinciBAB 1. Pendahuluan. diprogram secara digital ditemukan seperti IC sederhana seperti General Array
BAB 1 Pendahuluan 1.1 Latar Belakang Perkembangan dunia dalam segala aspek kehidupan makin hari semakin cepat apalagi belakangan ini sangat pesat sekali perkembangnya, terutama perkembangan pada dunia
Lebih terperinciPERANCANGAN PLC MENGGUNAKAN FPGA
PERANCANGAN PLC MENGGUNAKAN FPGA Satrio Dewanto 1 ; Hadi Yoshua 2 ; Bambang 3 ; Muhammad Nabil 4 1 Jurusan Sistem Komputer, Fakultas Ilmu Komputer, Universitas Bina Nusantara, Jalan K.H. Syahdan No. 9,
Lebih terperinciBAB VIII REGISTER DAN COUNTER
BAB VIII REGISTER DAN COUNTER 8.1 Register Register adalah kumpulan dari elemen-elemen memori yang bekerja bersama sebagai satu unit. Register yang paling sederhana tidak lebih dari sebuah penyimpan kata
Lebih terperinciIMPLEMENTASI FIELD PROGRAMMABLE GATE ARRAY (FPGA) UNTUK MEMBUAT GAME RICOCHET. Naskah Publikasi. diajukan oleh Astona Sura Satrida
IMPLEMENTASI FIELD PROGRAMMABLE GATE ARRAY (FPGA) UNTUK MEMBUAT GAME RICOCHET Naskah Publikasi diajukan oleh Astona Sura Satrida 08.11.2471 Kepada SEKOLAH TINGGI MANAJEMEN INFORMATIKA DAN KOMPUTER AMIKOM
Lebih terperinciPengenalan FPGA oleh Iman Taufik Akbar
Pengenalan FPGA oleh Iman Taufik Akbar Tutorial singkat ini akan membahas mengenai FPGA (Field Programmable Gate Array). Adapun FPGA yang akan digunakan adalah produk dari Digilent yang menggunakan Xilinx
Lebih terperinci=== PERANCANGAN RANGKAIAN SEKUENSIAL ===
=== PERANCANGAN RANGKAIAN SEKUENSIAL === Rangkaian Sekuensial, adalah rangkaian logika yang keadaan keluarannya dipengaruhi oleh kondisi masukan dan kondisi rangkaian saat itu. Variabel Masukan Keadaan
Lebih terperinciI. Pendahuluan. II. Tujuan. III. Gambaran Disain. MODUL 3 Stopwatch
MODUL 3 Stopwatch I. Pendahuluan Pada praktikum ini, anda akan mempelajari cara mengembangkan sebuah sistem pada IC FPGA Spartan-II buatan menggunakan software ISE WebPack. Sistim yang dibuat adalah sebuah
Lebih terperinciImplementasi Prototipe Sistem Kontrol Elevator Berbasis FPGA Menggunakan VHDL
Implementasi Prototipe Sistem Kontrol Elevator Berbasis FPGA Menggunakan VHDL Agfianto Eko Putra 1, Heru Arif Yuliadi 2 1,2 Elektronika dan Instrumentasi (ELINS), FMIPA Universitas Gadjah Mada, Bulaksumur,
Lebih terperinciLAPORAN RESMI PRAKTIKUM SISTEM DIGITAL 2013 / 2014
LAPORAN RESMI PRAKTIKUM SISTEM DIGITAL 23 / 24 MODUL 4 REGISTER, COUNTER DAN MEMORI OLEH KELOMPOK B ADE ILHAM FAJRI 5358 FRANKY SETIAWAN DALDIRI 5383 KELAS : B ASISTEN PEMBIMBING RISYANGGI AZMI FAIZIN
Lebih terperinci6. Rangkaian Logika Kombinasional dan Sequensial 6.1. Rangkaian Logika Kombinasional Enkoder
6. Rangkaian Logika Kombinasional dan Sequensial Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciBAB 1 PENDAHULUAN. dengan teknologi digital, maka perangkat tersebut memiliki sebuah integrated
BAB 1 PENDAHULUAN 1.1 Latar Belakang Teknologi digital kini sudah dapat dinikmati hampir di semua produk yang ada di sekitar kita. Mulai dari kamera, televisi, telepon, sampai mesin cuci. Jika sebuah perangkat
Lebih terperinciLaboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB
MODUL 2 PENGENALAN DESAIN MENGGUNAKAN FPGA Iskandar Setiadi (13511073) Asisten: Alfian Abdi / 13208044 Tanggal Percobaan: 01/10/2012 EL2195-Praktikum Sistem Digital Laboratorium Dasar Teknik Elektro -
Lebih terperinciArsitektur Komputer. Rangkaian Logika Kombinasional & Sekuensial
Arsitektur Komputer Rangkaian Logika Kombinasional & Sekuensial 1 Rangkaian Logika Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu : Rangkaian Kombinasional adalah rangkaian yang kondisi
Lebih terperinciTeknologi Implementasi dan Metodologi Desain Sistem Digital
Metodologi Desain TSK505 - Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang teknologi implementasi sistem digital di IC keluarga 7400, PLD (PLA,
Lebih terperinciBAB 4 IMPLEMENTASI DAN EVALUASI. selanjutnya perancangan tersebut diimplementasikan ke dalam bentuk yang nyata
BAB 4 IMPLEMENTASI DAN EVALUASI Pelaksanaan dari perancangan yang sudah dibuat dan dijelaskan pada Bab 3 selanjutnya perancangan tersebut diimplementasikan ke dalam bentuk yang nyata (secara hardware).
Lebih terperinci1). Synchronous Counter
Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counterdigunakan untuk berbagai operasi
Lebih terperinciPLA & PLD Programmable Logic Array Programmable Logic Device
PLA & PLD Programmable Logic Array Programmable Logic Device Missa Lamsani Hal 1 Macam-macam Penyusunan Rangkaian Digital IC digital diskret Programmable logic SPLD CPLD FPGA ASIC Missa Lamsani Hal 2 Sejarah
Lebih terperinciSIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILINX
Konferensi Nasional Sistem Informasi 23, STMIK Bumigora Mataram 4-6 Pebruari 23 Makalah Nomor: KNSI-343 SIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILINX Ayu Astariatun, Nelly Sulistyorini 2,
Lebih terperinciMAKALAH TEKNIK DIGITAL RANGKAIAN FLIP-FLOP DASAR
MAKALAH TEKNIK DIGITAL RANGKAIAN FLIP-FLOP DASAR DISUSUN OLEH : Rendy Andriyanto (14102035) Sania Ulfa Nurfalah (14102039) LABORATORIUM TEKNIK ELEKTRONIKA DAN TEKNIK DIGITAL SEKOLAH TINGGI TEKNOLOGI TELEMATIKA
Lebih terperinciMODUL I Pengenalan Teknologi FPGA
MODUL I Pengenalan Teknologi FPGA I. Tujuan Pada Percobaan ini praktikan akan dikenalkan dengan salah satu teknologi IC VLSI yaitu Teknologi FPGA (Field Programmable gate Array) disini praktikan akan mempelajari
Lebih terperinciBAB IV IMPLEMENTASI DAN VERIFIKASI PADA FPGA
BAB IV IMPLEMENTASI DAN VERIFIKASI PADA FPGA Pada bab ini akan dibahas tentang implementasi perangkat pengendali digital pada FPGA. Hasil desain menggunakan kode Verilog HDL dikompilasi menggunakan tool
Lebih terperinciRangkaian Sequensial. Flip-Flop RS
Rangkaian Sequensial Rangkaian logika di kelompokkan dalam 2 kelompok besar, yaitu rangkaian logika kombinasional dan rangkaian logika sekuensial. Bentuk dasar dari rangkaian logika kombinasional adalah
Lebih terperinciBABI PENDAHULUAN 1.1 Latar Belakang
BABI PENDAHULUAN 1.1 Latar Belakang Saat ini transformasi wavelet banyak sekali digunakan dan bermanfaat untuk analisis numerik, analisis isyarat, aplikasi kontrol dan aplikasi audio [1]. Dalam analisis
Lebih terperinciDESAIN SKEMATIK ALGORITMA HISTOGRAM UNTUK KEBUTUHAN ANALISIS TEKSTUR CITRA BERBASIS FPGA (Field Programmable Gate Array)
DESAIN SKEMATIK ALGORITMA HISTOGRAM UNTUK KEBUTUHAN ANALISIS TEKSTUR CITRA BERBASIS FPGA (Field Programmable Gate Array) Atit Pertiwi 1 Sarifudin Madenda 2 Sunny Arief Sudiro 3 1,2,3 Jurusan Sistem Komputer,
Lebih terperinciPendahuluan BAB I PENDAHULUAN
Pendahuluan BAB I PENDAHULUAN 1.1. Definisi Komputer Komputer merupakan mesin elektronik yang memiliki kemampuan melakukan perhitungan-perhitungan yang rumit secara cepat terhadap data-data menggunakan
Lebih terperinciR ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL
R ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu Rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciBAB 1 PENDAHULUAN. 1.1 Latar Belakang Masalah
BAB 1 PENDAHULUAN 1.1 Latar Belakang Masalah Teknologi komunikasi digital telah berkembang dengan sangat pesat. Telepon seluler yang pada awalnya hanya memberikan layanan komunikasi suara, sekarang sudah
Lebih terperinciHanif Fakhrurroja, MT
Pertemuan 4 Organisasi Komputer Rangkaian Logika Hanif Fakhrurroja, MT PIKSI GANESHA, 2013 Hanif Fakhrurroja @hanifoza hanifoza@gmail.com Agenda 1 Rangkaian Kombinasi 2 Rangkaian Sekuensial/flip-flop Pendahuluan
Lebih terperinciI. Pendahuluan. II. Tujuan. III. Gambaran Disain. MODUL 4 Kalkulator 4-bit
MODUL 4 Kalkulator 4-bit I. Pendahuluan Pada praktikum ini, anda akan mempelajari cara mendisain beberapa sub-disain dari sebuah sistem besar stopwatch menggunakan VHDL. Sub-disain yang dibuat ada empat
Lebih terperinciREGISTER. uart/reg8.html
PERTEMUAN 11 REGISTER http://tams-www.informatik.uni-hamburg.de/applets/hades/webdemos/45-misc/30- uart/reg8.html Sasaran Pertemuan 11 Mahasiswa diharapkan mengerti tentang Register yang terdiri dari :
Lebih terperinciMODUL TRAINER DIGITAL YANG DIGUNAKAN SEBAGAI MODUL PEMBELAJARAN PENDIDIKAN VOKASI BIDANG ELEKTRONIKA
MODUL TRAINER DIGITAL YANG DIGUNAKAN SEBAGAI MODUL PEMBELAJARAN PENDIDIKAN VOKASI BIDANG ELEKTRONIKA Eko Mardianto 1, Mohd Ilyas Hadikusuma 2 1,2 Program Studi Teknik Elektronika Jurusan Teknik Elektro
Lebih terperinci1). Synchronous Counter
Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counter digunakan untuk berbagai operasi
Lebih terperinciREGISTER DAN COUNTER.
REGISTER DAN COUNTER www.st3telkom.ac.id Register Register adalah rangkaian yang tersusun dari satu atau beberapa flip-flop yang digabungkan menjadi satu. Flip-Flop disebut juga sebagai register 1 bit.
Lebih terperinciDesign Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)
Design Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring
Lebih terperinciMERGESORT DALAM TINGKAT REGISTER TRANSFER LOGIC BERBASIS FIELD PROGRAMMABLE GATE ARRAY
MERGESORT DALAM TINGKAT REGISTER TRANSFER LOGIC BERBASIS FIELD PROGRAMMABLE GATE ARRAY Ferry Wahyu Wibowo Dosen STMIK AMIKOM Yogyakarta ferrywahyu@gmail.com Abstrak Telah dibuat rangkaian yang berfungsi
Lebih terperinciTUTORIAL. Tabel Kebenaran Full Adder : Cin B A Sum Cout
TUTORIAL Desain dan Simulasi Rangkaian Digital dengan OrCAD 9.1 Oleh : Agus Bejo Program Diploma Teknik Elektro Fakultas Teknik, Universitas Gadjah Mada Berikut ini adalah panduan untuk merancang sebuah
Lebih terperinciadalah frekuensi detak masukan mula-mula, sehingga membentuk rangkaian
Pertemuan ke 2 1 BAB I Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang aplikasi elemen flip-flop pada counter dan register serta clock mode, pulse mode, dan level mode. Manfaat Memberikan
Lebih terperinciTSK205 Sistem Digital. Eko Didik Widianto
TSK205 Sistem Digital Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Di kuliah sebelumnya dibahas tentang representasi bilangan, operasi aritmatika (penjumlahan dan pengurangan),
Lebih terperinciBAB III PERANCANGAN UIMEGA 8535
BAB III PERANCANGAN UIMEGA 8535 3.1 ARSITEKTUR UIMEGA 8535 Arsitektur UIMega 8535 secara umum diperlihatkan pada Gambar 3.1. UIMega 8535 terdiri dari lima modul utama, yaitu modul ROM, modul instruction
Lebih terperinciPerancangan Aritmetic Logic Unit (ALU) pada FPGA
MODUL III Perancangan Aritmetic Logic Unit (ALU) pada FPGA I. Tujuan Pada Percobaan ini praktikan akan mempelajari tentang bagaimana cara mengembangkan Aritmetic Logic Unit (ALU) pada IC FPGA dengan pendekatan
Lebih terperinciBAB III PERANCANGAN SISTEM
25 BAB III PERANCANGAN SISTEM Sistem monitoring ini terdiri dari perangkat keras (hadware) dan perangkat lunak (software). Perangkat keras terdiri dari bagian blok pengirim (transmitter) dan blok penerima
Lebih terperinciAnalisa Model Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)
Analisa Model Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring Road
Lebih terperinciKONTRAK PEMBELAJARAN (KP) MATA KULIAH
KONTRAK PEMBELAJARAN (KP) MATA KULIAH Kode MK: TKC305 Program Studi Sistem Komputer Fakultas Teknik Universitas Diponegoro Pengajar : Eko Didik Widianto, ST, MT Semester : 5 KONTRAK PEMBELAJARAN Nama Mata
Lebih terperinciPengenalan & Konsep Dasar FPGA. Veronica Ernita Kristianti
Pengenalan & Konsep Dasar FPGA Veronica Ernita Kristianti Apa itu FPGA? FPGA adalah suatu IC program logic dengan arsitektur seperti susunan matrik sel-sel logika yang dibuat saling berhubungan satu sama
Lebih terperinciRegister & Counter -7-
Sistem Digital Register & Counter -7- Missa Lamsani Hal 1 Register dan Pencacah Register adalah kumpulan elemen-elemen memori yang bekerja bersama sebagai satu unit. Pencacah (counter) adalah merupakan
Lebih terperinciBAB I PENDAHULUAN. komunikasi nirkabel mulai dari generasi 1 yaitu AMPS (Advance Mobile Phone
BAB I PENDAHULUAN 1.1 Latar Belakang Sistem komunikasi mengalami perkembangan yang sangat pesat terutama sistem komunikasi nirkabel. Hal ini dikarenakan tuntutan masyarakat akan kebutuhan komunikasi di
Lebih terperinciPERTEMUAN 10 RANGKAIAN SEKUENSIAL
PERTEMUAN 10 RANGKAIAN SEKUENSIAL Sasaran Pertemuan 10 Mahasiswa diharapkan mengerti tentang Rangkaian Sequensial yang terdiri dari : - FLIP FLOP - RS FF - JK FF - D FF - T FF 1 Salah satu rangkaian logika
Lebih terperinciPerancangan dan Implementasi Algoritma DES untuk Mikroprosesor Enkripsi dan Dekripsi pada FPGA
Perancangan dan Implementasi Algoritma DES untuk Mikroprosesor Enkripsi dan Dekripsi pada FPGA Imaduddin Amrullah Muslim 1), R.Rizal Isnanto 2), Eko Didik Widianto 3) Program Studi Sistem Komputer, Fakultas
Lebih terperinciBAB III COUNTER. OBYEKTIF : - Memahami jenis-jenis counter - Mampu merancang rangkaian suatu counter
B III COUNTER OBYEKTIF : - Memahami jenis-jenis counter - Mampu merancang rangkaian suatu counter 3.1 Counter secara umum Counter merupakan rangkaian logika pengurut, karena counter membutuhkan karakteristik
Lebih terperinciBAB 1 PENDAHULUAN. 1.1 Latar Belakang
BAB 1 PENDAHULUAN 1.1 Latar Belakang Perkembangan teknologi satelit begitu cepat akhir-akhir ini. Saat ini IT Telkom sedang mengembangkan satelit nano atau nanosatelit untuk keperluan riset. Nanosatelit
Lebih terperinciFLIP-FLOP (BISTABIL)
FLIP-FLOP (BISTABIL) Rangkaian sekuensial adalah suatu sistem digital yang keadaan keluarannya pada suatu saat ditentukan oleh : 1. keadaan masukannya pada saat itu, dan 2. keadaan masukan dan/atau keluaran
Lebih terperinci=== PENCACAH dan REGISTER ===
=== PENCACAH dan REGISTER === Pencacah Pencacah adalah sebuah register yang mampu menghitung jumlah pulsa detak yang masuk melalui masukan detaknya, karena itu pencacah membutuhkan karakteristik memori
Lebih terperinciPERANCANGAN DAN SIMULASI ALAT PENGHITUNG JUMLAH DETAK JANTUNG MENGGUNAKAN ISE WEBPACK 13.1
PERANCANGAN DAN SIMULASI ALAT PENGHITUNG JUMLAH DETAK JANTUNG MENGGUNAKAN ISE WEBPACK 13.1 Disusun oleh Nama : Hannita Andriani NPM : 13410128 Jurusan : Teknik Elektro Dosen Pembimbing I : Dr. Wahyu Kusuma
Lebih terperinciPERTEMUAN 10 RANGKAIAN SEKUENSIAL
PERTEMUAN 10 RANGKAIAN SEKUENSIAL Sasaran Pertemuan 10 Mahasiswa diharapkan mengerti tentang Rangkaian Sequensial yang terdiri dari : FLIP-FLOP RS FF JK FF D FF T FF FLIP-FLOP Salah satu rangkaian logika
Lebih terperinciPERCOBAAN 3 FLIP FLOP 1
PERCOBAAN 3 FLIP FLOP 3.. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Melakukan analisa rangkaian sekuensial dengan SR Flip-flop Mendisain rangkaian sekuensial dengan SR flip-flop
Lebih terperinci1 Tujuan dan Sasaran. 2 Alat dan Bahan. 3 Dasar Teori. Praktikum Sistem Digital Lanjut Percobaan 3: Dekoder 3-ke-8 dan Demultiplekser 1-ke-8
Praktikum Sistem Digital Lanjut Percobaan 3: Dekoder 3-ke-8 dan Demultiplekser 1-ke-8 1 Tujuan dan Sasaran Kegiatan praktikum ini bertujuan untuk mengimplementasikan blok rangkaian kombinasional di board
Lebih terperinciRancang Bangun Penyandian Saluran HDB3 Berbasis FPGA
Rancang Bangun Penyandian Saluran HDB3 Berbasis FPGA Sahbuddin Abdul Kadir 1, Irmawati 2 1,2 Teknik Elektro, Politeknik Negeri Ujung Pandang dinsth@yahoo.com, irmawati@poliupg.ac.id Abstrak Pada sistem
Lebih terperinciBAB 4 IMPLEMENTASI DAN EVALUASI. evaluasi dari sistem yang telah dibuat dan dijelaskan pada Bab 3.
BAB 4 IMPLEMENTASI DAN EVALUASI Pada bab ini akan dijelaskan mengenai langkah-langkah implementasi serta evaluasi dari sistem yang telah dibuat dan dijelaskan pada Bab 3. 4.1 Spesifikasi Sistem Pada spesifikasi
Lebih terperinciLEMBAR TUGAS MAHASISWA ( LTM )
LEMBAR TUGAS MAHASISWA ( LTM ) RANGKAIAN DIGITAL Program Studi Teknik Komputer Jenjang Pendidikan Program Diploma III Tahun AMIK BSI NIM NAMA KELAS :. :.. :. Akademi Manajemen Informatika dan Komputer
Lebih terperinciLaboratorium Sistem Komputer dan Otomasi Departemen Teknik Elektro Otomasi Fakultas Vokasi Institut Teknologi Sepuluh November
PRAKTIKUM 1 COUNTER (ASINKRON) A. OBJEKTIF 1. Dapat merangkai rangkaian pencacah n bit dengan JK Flip-Flop 2. Dapat mendemonstrasikan operasi pencacah 3. Dapat mendemonstrasikan bagaimana modulus dapat
Lebih terperinciDosen Pembimbing : 1.Dr. Muhammad Rivai, ST, MT 2.Ir. Totok Mujiono M.I. Kom
Dosen Pembimbing : 1.Dr. Muhammad Rivai, ST, MT 2.Ir. Totok Mujiono M.I. Kom Latar Belakang Industri yang ada saat ini menghhasilkan gas yang berbahaya bagi manusia. Sensor QCM 20 Mhz mempunyai sensitivitas
Lebih terperinciPENCACAH (COUNTER) DAN REGISTER
PENCACAH (COUNTER) DAN REGISTER Aplikasi flip-flop yang paling luas pemakaiannya adalah sebagai komponen pembangun pencacah dan register. Pencacah termasuk dalam kelompok rangkaian sekuensial yang merupakan
Lebih terperinciFLIP-FLOP. FF-SR merupakan dasar dari semua rangkaian flip flop. FF-SR disusun dari dua gerbang NAND atau dua gerbang NOR. Gambar Simbol SR Flip-Flop
FLIP-FLOP FLIP-FLOP merupakan suatu rangkaian yang terdiri sdari dua elemen aktif (Transistor) yang erjanya saling bergantian. Fungsinya adalah sebagai berikut: 1. Menyimpan bilangan biner 2. Mencacah
Lebih terperinciSATUAN ACARA PERKULIAHAN MATA KULIAH ORGANISASI SISTEM KOMPUTER (MI) KODE / SKS KK /2
tentang maksud perkuliahan, bilangan biner, aljabar bolean, gerbang logika dan flipflop. SATUAN ACARA PERKULIAHAN MATA KULIAH ORGANISASI SISTEM KOMPUTER (MI) KODE / SKS KK-03209/2 Minggu Pokok Bahasan
Lebih terperinciTKC305 - Sistem Digital Lanjut. Eko Didik Widianto. Sistem Komputer - Universitas Diponegoro
,, TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Bahasan Kuliah, Sebelumnya dibahas elemen rangkaian sekuensial berupa flip-flop dan latch yang mampu menyimpan informasi
Lebih terperinciANALISIS PERBANDINGAN METODE PERKALIAN ARRAY DAN BOOTH. Hendra Setiawan 1*, Fahmi Nugraha 1. Jl. Kaliurang km.14.5, Yogyakarta 55582
ANALISIS PERBANDINGAN METODE PERKALIAN ARRAY DAN BOOTH Hendra Setiawan 1*, Fahmi Nugraha 1 1 Program Studi Teknik Elektro, Fakultas Teknologi Industri, Universitas Islam Indonesia Jl. Kaliurang km.14.5,
Lebih terperinciBAB 3 PERANCANGAN SISTEM. ruangan yang menggunakan led matrix dan sensor PING))). Led matrix berfungsi
BAB 3 PERANCANGAN SISTEM 3.1 Pengertian Umum Perancangan Media Penyampaian Informasi Otomatis Dengan LED Matrix Berbasis Arduino adalah suatu sistem media penyampaian informasi di dalam ruangan yang menggunakan
Lebih terperinciTSK505 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TSK505 - Sistem Digital Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar
Lebih terperinciVoter dan error detector Pengujian Sistem Pengujian perpindahan mode Pengujian dengan fault injection...
DAFTAR ISI HALAMAN PENGESAHAN...iii PERNYATAAN... iv MOTO DAN PERSEMBAHAN... v PRAKATA... vi DAFTAR ISI... vii DAFTAR GAMBAR... xi DAFTAR TABEL... xiv PENGERTIAN DAN SINGKATAN... xv INTISARI... xviii ABSTRACT...
Lebih terperinciRangkaian Kombinasional
Eko Didik Widianto (didik@undip.ac.id) Sistem Komputer - Universitas Diponegoro @2011 eko didik widianto (http://didik.blog.undip.ac.id) TSK205 Sistem Digital - Siskom Undip 1 / 18 Review Kuliah Di kuliah
Lebih terperinciLAB #4 RANGKAIAN LOGIKA SEKUENSIAL
LAB #4 RANGKAIAN LOGIKA SEKUENSIAL TUJUAN 1. Untuk mempelajari bagaimana dasar rangkaian logika sekuensial bekerja 2. Untuk menguji dan menyelidiki pengoperasian berbagai Latch dan sirkuit Flip- Flop PENDAHULUAN
Lebih terperinciTahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer
Tahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer Register dan Counter Mohamad Dani (MHM) E-mail: mohamad.dani@gmail.com Hanya dipergunakan untuk kepentingan pengajaran di
Lebih terperinciSIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILLINX
SIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILLINX Nama :Ayu Astariatun NPM :16409291 Jurusan :Teknik Elektro Pembimbing :Dr. Ir. Hartono Siswono, MT Latar Belakang Masalah Vending machine adalah
Lebih terperinciPertemuan ke 5 BAB IV Sintesis Rangkaian Sekuensial (2) Deskripsi Manfaat Relevansi Learning Outcome Materi I. Rangkaian Memori Terbatas RAM dinamik
Pertemuan ke 5 1 BAB IV Sintesis Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang proses Rangkaian memori terbatas, dan penentuan kelas yang berbeda Manfaat Memberikan kompetensi untuk
Lebih terperinciBAB VII DASAR FLIP-FLOP
89 BAB VII ASAR FLIP-FLOP 1. Pendahuluan Pada bagian sebelumnya telah dibahas tentang rangkaian kombinasional, yang merupakan rangkaian dengan keluaran yang dikendalikan oleh kondisi masukan yang ada.
Lebih terperinciMULTIPLEKSER BERBASIS PROGRAMMABLE LOGIC DEVICE (PLD)
MULTIPLEKSER BERBASIS PROGRAMMABLE LOGIC DEVICE (PLD) Oleh Muhammad Irmansyah Staf Pengajar Teknik Elektro Politeknik Negeri Padang ABSTRACT In middle 1990, electronics industry had the evolution of personal
Lebih terperinciKuliah#7 TSK205 Sistem Digital - TA 2011/2012. Eko Didik Widianto
Kuliah#7 TSK205 - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Tentang Kuliah Pembahasan tentang teknologi implementasi sistem digital Chip logika standar keluarga Chip PLD: PLA,
Lebih terperinciReview Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TKC305 - Sistem Lanjut Desain Eko Didik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar HDL
Lebih terperinciAplikasi FPGA dalam Pengontrolan Ruangan
UNIVERSITAS BINA NUSANTARA Jurusan Sistem Komputer Skripsi Sarjana Komputer Semester Genap 2003/2004 Aplikasi FPGA dalam Pengontrolan Ruangan Hendri 0400539326 Tinus Chondro 0400530112 Robin Saor 0400535826
Lebih terperinciPERCOBAAN IV RANGKAIAN LOGIKA SEKUENSIAL
PERCOBAAN IV RANGKAIAN LOGIKA SEKUENSIAL TUJUAN 1. Mengerti perbedaan perilaku antara latch dan flip flop. 2. Mendesain sekuensial rangkaian untuk implementasi didalam FPGA. 3. Mengenal dan memahami cara
Lebih terperinci2.4 Sistem Penghapus Derau (Noise Canceling) Algoritma Recursive Least Square (RLS) Field Programmable Gate Array (FPGA) 16
DAFTARISI FIALAMAN JUDUL i LEMBAR PENGESAHAN DOSEN PEMBIMBING h" LEMBAR PENGESAHAN DOSENPENGUJI jij HALAMANPERSEMBAHAN jv HALAMANMOTTO v KATA PENGANTAR V1 ABSTRAKSI viii DAFTARISI ix DAFTARGAMBAR xii DAFTARTABEL
Lebih terperinciPERTEMUAN 12 PENCACAH
PERTEMUAN 12 PENCACAH Sasaran Pertemuan 12 Mahasiswa diharapkan mengerti tentang Pencacah yang terdiri dari : - Riple Counter - Pencacah Sinkron - Pencacah Lingkar - Pencacah Turun naik - Pencacah Mod
Lebih terperinciSistem Digital. Sistem Angka dan konversinya
Sistem Digital Sistem Angka dan konversinya Sistem angka yang biasa kita kenal adalah system decimal yaitu system bilangan berbasis 10, tetapi system yang dipakai dalam computer adalah biner. Sistem Biner
Lebih terperinciTUTORIAL PEMROGRAMAN PADA FPGA XILINX VIRTEX 5 ML506 BOARD
TUTORIAL PEMROGRAMAN PADA FPGA XILINX VIRTEX 5 ML506 BOARD A. Pendahuluan Virtex-5 ML506 Board merupakan salah jenis FPGA yang menggunakan prosesor Virtex-5. Virtex 5 merupakan salah satu produk dari Xilinx.
Lebih terperinciFORMULIR Satuan Acara Pengajaran
Universitas Bina Darma Formulir : FRM/KUL/01/02 SATUAN ACARA PENGAJARAN MATA KULIAH : ARSITEKTUR KOMPUTER Riwayat Perubahan Dokumen Tanggal Perubahan Revisi No. Halaman Perubahan Dibuat Oleh Diperiksa
Lebih terperinciPercobaan 1. Membangun Gerbang Logika Dasar dengan Transistor CMOS
Percobaan 1 Membangun Gerbang Logika Dasar dengan Transistor CMOS 1.1. Tujuan Memberikan pengenalan terhadap VLSI Design CAD Tool: Electric TM Membangun CMOS Inverting Gate: NOT, NAND, dan NOR Mensimulasikan
Lebih terperinciBAB III PERENCANAAN DAN REALISASI SISTEM
42 BAB III PERENCANAAN DAN REALISASI SISTEM Pada bab ini dijelaskan pembuatan alat yang dibuat dalam proyek tugas akhir dengan judul rancang bangun sistem kontrol suhu dan kelembaban berbasis mirkrokontroler
Lebih terperinciKonferensi Nasional Sistem dan Informatika 2011; Bali, November 12, 2011
IMPLEMENTASI ALGORITMA SNOW 2.0 DALAM FIELD PROGRAMMABLE GATE ARRAY (FPGA) SEBAGAI CRYPTOPROCESSOR ENKRIPSI/DEKRIPSI DATA PADA FPGA XILINX SPARTAN 3E XC3S500E Agus Mahardika Ari Laksmono, Mohamad Syahral
Lebih terperinciAPLIKASI JK FLIP-FLOP UNTUK MERANCANG DECADE COUNTER ASINKRON
ORBITH VOL. 13 NO. 2 Juli 2017 : 108 113 APLIKASI JK FLIP-FLOP UNTUK MERANCANG DECADE COUNTER ASINKRON Oleh: Lilik Eko Nuryanto Staf Pengajar Jurusan Teknik Elektro Politeknik Negeri Semarang Jl.Prof.
Lebih terperinci