BAB V. Verifikasi dan Implementasi Decoder H.264. V.1 Verifikasi Decoder H.264

Transkripsi

1 BAB V Verifikasi dan Implementasi Decoder H.264 Pada bab ini akan dijelaskan verifikasi dari Decoder H.264 yang didapatkan dengan melakukan simulasi modul Inverse Transform, Deblocking Filter, Motion Compensator, hasil implementasi yang diperoleh dari standard cell dan Kinerja komputasi. V.1 Verifikasi Decoder H.264 Hasil verifikasi yang diperoleh dari model sim adalah hasil dari simulasi modul Inverse Transform, Deblocking Filter, Motion Compensator yang akan dibandingkan dengan hasil yang diperoleh dari program referensi [4]. Nilai-nilai yang hendak dibandingkan adalah hasil dari proses inverse, proses motion compensator, input deblocking filter, dan hasil deblocking filter. Hasil ini merupakan hasil dari kedua komponen yaitu luminance dan chroma Perbandingan dilakukan setahap demi setahap dan dianalisa bagaimana perbedaan tersebut dapat tercipta. Perbandingan dimulai dengan membandingkan nilai masukan yang akan digunakan untuk dbfilter yang merupakan hasil dari kalkulasi nilai antara MC dan inverse transform (gambar 5.1 dan gambar 5.2). Hasil yang ditunjukan merupakan nilai dari 4 piksel yang masing-masing ditunjukan dengan 2 bit bilangan heksa. Sehingga data yang ditampilkan adalah data 8 bit bilangan heksa dimana sebanding 32 bit biner. 45

2 Gambar5.1. Hasil perbandingan input untuk dbfilter luma dimana merupakan intra prediction. Gambar5.2. Hasil perbandingan input untuk dbfilter chroma dimana merupakan intra prediction. Pada bagian gambar5.1 dan gambar 5.2 menunjukan bahwa hasil yang didapatkan adalah sama. Proses yang dilakukan yaitu penjumlahan antara nilai inverse transform dan nilai intra prediction. Pada percobaan ini menunjukan bahwa program inverse transform yang dijalankan adalah sesuai dan benar. Pada gambar 5.3 menunjukan hasil dari Deblocking Filter. Hasil yang diperoleh tidaklah sama persis, akan tetapi nilai yang diperoleh masih dapat ditoleransi 46

3 dikarena perbedaan 1-10 bit kurang dari 5% tidak tampak pada mata. Perbedaan ini ditimbulkan karena: Adanya nilai pembulatan pada proses Deblocking Filter. Nilai QP, Offset A dan Offset B yang diberikan adalah nilai tetap, dimana perubahan nilai ini sangat berpengaruh pada hasil dbfilter. Gambar 5.3. Hasil perbandingan output dari dbfilter. Gambar5.4. Hasil perbandingan input untuk dbfilter luma dimana merupakan inter prediction. 47

4 Gambar5.5. Hasil perbandingan input dbfilter chroma dimana merupakan inter prediction. Perbandingan yang merupakan input untuk dbfilter yang merupakan inter prediction (gambar 5.4 dan gambar 5.5) memiliki perbedaan yang cukup banyak tapi tetap masih dapat ditoleransi. Dari perbedaan ini maka diketahui mengapa setiap proses decoder tidaklah selalu menggunakan prediksi melainkan merupakan pencampuran antara intra prediction, inter prediction. Analisa yang diperoleh penyebab perbedaan antara lain: Perbedaan nilai yang ditimbulkan dari hasil error pada Deblocking Filter akan mempengaruhi hasil dari Motion Compensator. Perhitungan pada bagian batas luar, dimana nilai data yang merupakan nilai cerminan dari nilai batas bagian dalam ternyata tidak sepenuhnya merupakan nilai cerminannya. Sehingga nilai half piksel dan quarter piksel yang diperoleh berbeda. Pembulatan nilai pada proses luma. Pada proses dalam bahasa C pembulatan dilakukan setelah proses half piksel atau quarter piksel berakhir. Pada proses modelsim setiap terjadinya proses half piksel akan terjadi pembulatan. Contoh bila ingin melakukan proses quarter piksel. Pada bahasa C, nilai hasil kalkulasi dari half piksel disimpan dan kemudian hasil kalkulasi digunakan 48

5 untuk nilai referensi untuk quarter piksel dan hasilnya dilakukan pembulatan. Pada model sim, nilai hasil kalkulasi dari half piksel diproses dan dijadikan sebuah nilai baru dan merupakan hasil pembulatan, dimana nilai baru ini digunakan untuk proses quarter piksel dan dimana hasilnya dilakukan pembulatan lagi. V.2 Implementasi pada Standard Cell Implementasi pada standard cell ini digunakan synopsis design analyzer. Sysnopsys ini digunakan untuk menampilkan hasil logic sysnthesis dari Verilog HDL. Hasil logic dioptimasi untuk memperoleh hasil yang lebih baik dari segi timing maupun area. Hasil standard cell setelah dioptimasi tampak pada gambar 5.6 dimana untuk timing report yang ditunjukan pada gambar 5.7. Timing repot digunakan untuk menginformasikan bahwa sistem dapat berjalan dengan kecepatan clock yang telah ditentukan, dalam implementasi ini digunakan kecepatan clock 20ns dikarenakan frekuensi yang diminta dalah 50MHz. Hasil menunjukan waktu yang dibutuhkan masih berada di bawah waktu referensi yaitu 50MHz dimana ditunjukan dengan nilai slack Sedangkan untuk timing report didapatkan jumlah port 727, nets 1807, cells 730, reference 16, dan total cell area (satuan standard cell) yang terdiri dari combinational area dan non combinational area. Pada design analyzer itu tidak dapat ditunjukan area yang digunakan secara pasti karena net interconnect area. Gambar 5.6 hasil optimasi dari design analyzer 49

6 Gambar5.7 report timing dari design analyzer **************************************** Report : area Design : gabung_antar_inverse_mc1 Version: V SP2 Date : Sun Sep 23 12:04: **************************************** Library(s) Used: fast (File: /home/ias122/data/tsmc_cl018g/standcell/aci/sc/synopsys/fast.db) tpz973gtc (File: /home/ias122/data/tsmc_cl018g/pad_cell/fb_tpz973g_230b/tsmchome/digi tal/synopsys/tpz973g_230a/tpz973gtc.db) Number of ports: 727 Number of nets: 1807 Number of cells: 730 Number of references: 16 Combinational area: Noncombinational area: Net Interconnect area: undefined (Wire load has zero net area) Total cell area: Total area: undefined Gambar 5.8. report area dari design analyzer 50

7 V.3 Kinerja Komputasi Bagian ini menunjukan waktu yang digunakan untuk suatu kondisi dalam siklus 1 macroblock. Hasil dari siklus 1 macroblock ini kemudian dihitung untuk siklus 1 frame dan siklus 30 frame yang digunakan untuk menunjukan kinerja dari komputasi model ini. State Clock MC Luminance (Program MC hingga batas akhir data input masuk) 159 Inverse Transform (Berjalan bersamaan dengan proses MC luminance) 564 MC Chroma (Program MC hingga batas akhir data input masuk) (2x82) 164 Inverse Transform (Berjalan bersama dengan proses MC chroma) (2x184) 368 Deblocking filter 400 Delay keseluruhan (pada posisi state transfer) 7 Total 1662 Table 5.1 Kinerja komputasi 1 macroblock Dalam sebuah frame didapatkan 11 macroblock untuk sumbu x dan 9 macroblock untuk sumbu, sehingga clock yang digunakan untuk sebuah frame adalah: Waktu 1 frame = 11 x 9 x waktu 1 macroblock (5.1) Waktu 1 frame = 11 x 9 x 1662 clk = clk (5.2) Dalam satu detik memiliki 30 frame sehingga waktu yang dibutuhkan: Waktu 30 frame = 30 x waktu 1 frame (5.3) Waktu 30 frame = 30 x clk = clk (5.4) Dari jumlah clock yang diperoleh menunjukan siklus 30 frame dengan 11x9 macroblock dapat berjalan real time berdasarkan frekuensi yang ditentukan yaitu 50 MHz untuk 30 frame. Frekuensi 50MHz untuk 30 frame berarti siklus untuk 30 frame menggunakan clock maksimal yaitu clock. 51