Metodologi Top-down bagi Perancang Chip (Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC))

Transkripsi

1 Metodologi Top-down bagi Perancang Chip (Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring Road Utara, Condong Catur, Sleman, Yogyakarta Indonesia 1 ferrywahyu@gmail.com Peningkatan metodologi bertujuan untuk membantu mendapatkan kunci tujuan perancangan. Peningkatan metodologi tersebut meliputi: memperpendek jadwal pengembangan produk, menurunkan biaya produk, menurunkan biaya pengembangan, meningkatkan fungsi atau kinerja, meningkatkan fleksibilitas produk, dan meningkatkan kemampuan integrasi perangkat keras (hardware) dan perangkat lunak (software). Sebuah perancangan produk sebuah perusahaan dapat berbeda-beda bedasarkan ruang lingkup produk, tipe silikonisasi (FPGA, ASIC, atau deep sub-micron ASIC), dan metodologi desain. Sehingga tidak ada dua pengembang produk yang sama, karena jika dua perusahaan dilibatkan dalam lingkungan pasar yang sama, dapat saja memiliki perancangan produk yang berbeda. Hal tersebut terjadi karena produk dirancang dari pengalaman terdahulu, kinerja sekarang, dan tujuan para pemimpin proyek. Pilihan-pilihan yang dibuat pada poin-poin tertentu, sering kali memiliki dampak yang signifikan pada pendekatan pengembangan dan keberhasilan produk di masa selanjutnya. Di area verifikasi desain, perancang desain akan merancang teknis dan sumberdaya komputasi yang signifikan pada tingkat simulasi sistem, sementara perancang yang lain dapat mengadopsi pendekatan dari prototipe emulasinya. Meskipun keputusan yang diambil akan berbeda-beda, namun masing-masing bisa cocok dengan tujuan utama dan tingkat keahlian perancang. Hal yang perlu diperhatikan adalah tanggung jawab dalam perencanaan dan kepemimpinan dalam transisi ke peralatan dan metode baru. Perancang harus mampu mendefinisikan dan mengatur metodologi dan lingkungan dari rancangan secara spesifik. Perancang dibutuhkan untuk verifikasi dan simulasi, sintesis ASIC dan FPGA untuk menentukan komposisi chip, desain untuk percobaan, ASIC sign-off dan library-nya, computer aided device (CAD), network dan workstation. Perancang harus dapat menjelaskan kriteria keputusan dalam menjabarkan pergeseran metodologi. Misal, kriteria berikut dapat digunakan untuk mengevaluasi keputusan untuk berpindah ke simulasi sintesis dan tingkat sistem. Hal tersebut digunakan untuk mengurangi keseluruhan perancangan produk hingga 50%, mengurangi waktu untuk perputaran ulang dan pengesahan ulang desain sekitar 50%. Kemungkinan pengurangan perputaran ulang yang mahal akan ditetapkan dari 100% menjadi 25%, dan waktu untuk proses debugging hardware

2 prototypes diharapkan terjadi penurunan dari 9 bulan menjadi 3 bulan, serta perlu perencanaan/ pelatihan dalam menggunakan metode baru. Gambar 1 diagram khusus aliran perancangan top-down (Browy dan Gullikson, 1997) Desain Top-Down hanya dapat dikerjakan dengan baik oleh orang yang ahli. Kontes perancangan pernah diadakan oleh grup pengguna EDA, pesertanya 14 perancang. Salah satu

3 contoh desain adalah fungsi counter sederhana, meskipun peserta memiliki banyak pengalaman dan lebih dari 20 tahun, ASIC bergabung dengan mereka, hasilnya bermacam-macam perbedaan besar, diantaranya 60% perubahan besar ukuran dan 100% penundaan. Penggunaan metode dan teknologi baru harus dapat dijalankan secara up-down, perancang harus belajar bagaimana menggunakan metode baru dan teknologi secara efektif. Perkembangan yang terjadi dalam proses desain, dapat berasal dari berbagai faktor, seperti kurangnya pengalaman perancang, perubahan proses yang terus-menerus, dan penambahan alat-alat pengembangan. Kebanyakan perubahan metodologi secara radikal didapat dari perubahan paradigma, yang dapat terjadi dari waktu ke waktu, dan memberikan hasil signifikan pada produktivitas perancang dan pengurangan interval rancangan. Beberapa contoh perubahan paradigm, yaitu perubahan dari bagan ke sintesis Hardware Description Language (HDL), perubahan dari penulisan prototyping di lab ke tingkat eksperimen, perubahan dari penulisan uji vektor untuk ATPG dan pembatasan peralatan untuk pegamatan, perubahan dari penulisan fungsi vektor ke bahasa C dan C++, testbench, pengujian, dan penurunan multi-level (sistem simulasi) secara otomatis. Perancang perangkat keras harus memahami pemilihan tool dan benchmark bebas, vendor ASIC dan FPGA, teknologi pengembangan library, migrasi perancangan, model pengembangan, pemodelan gaya HDL, perancangan transisi top-down, metodologi, dan proses dukungan untuk perancangan, simulasi, sintesis dan pengujian. Perancangan top-down merupakan sebuah cara terkonsep untuk merancang menggunakan bagian geometri pada assembly perancangan. Prinsip dasar perancangan top-down merupakan langkah awal penerapan rancangan. Prinsip ini mempengaruhi hasil dari pengembangan metode perancangan. Pendekatan perancangan top-down mempunyai prinsip, diantaranya : Penggunaan HDL (hardware description language) atau bahasa pemograman tingkat tinggi lainnya untuk membuat model sistem dan subsistem, maupun inti yang bisa digunakan ulang. Penggunaan schematic adalah teknologi rancangan yang paling tepat untuk pendekatan perancangan bottom-up. Verilog dan VHDL menawarkan pemisahan tingkat perancangan yang besar dan rumit, sehingga akan lebih mudah untuk dimengerti. HDL mempunyai banyak pemisahan tingkat perancangan dari analisis, perilaku, register transfer logic (RTL), dan gambaran tingkat gerbang. Bahasa pemograman tingkat tinggi seperti C atau teknologi rancangan tingkat tinggi, mungkin yang paling tepat untuk sistem model, tetapi alat sintesis memerlukan tampilan RTL dalam Verilog atau VHDL. Menyelesaikan rancangan lebih cepat dengan mengembangkan tingkat verifikasi sistem terlebih dahulu. Sistem verifikasi mencakup satu set pengujian, model, dan rincian. Model dan pengujian merupakan gambaran utama yang bisa digunakan oleh perancang untuk memilih perancangan komponen. Pengujian dilakukan untuk memastikan perancang dalam menguji semua aspek kritis dari rancangan yang dikembangkan. Verifikasi bertujuan untuk mempermudah perancang menyelesaikan sistem sebelum diprogramkan, dan untuk menguji pada tingkat RTL, tingkat gerbang, dan tingkat campuran.

4 Otomatisasi pemrograman rancangan secara sintesis dalam optimalisasi teknologi, membuat perancang perlu menyelidiki berbagai macam cara pemrograman dari perancangan RTL sebelum tergantung vendor tertentu. Kebebasan yang disediakan oleh alat sintesis, sangat penting untuk mencapai kinerja dan daya produksi perancang rancangan FPGA dan ASIC berskala besar. Mengembangkan desain untuk pengujian strategi karena rancangan yang rumit menjadi tantangan yang berat bagi perancang. Banyaknya gerbang pada rasio pin dan kepadatan hubungan antar tingkat board, membuat alat board perancang tradisional menjadi tidak mungkin digunakan lagi. Salah satu cara, yaitu dengan mengembangkan strategi pengujian terlebih dahulu dan mengijinkan syarat pengujian untuk mempengaruhi perancangan menggunakan JTAG, scan, BIST, dan teknik logika digital lainnya. Menyediakan aliran data konstan antara logika dan fisik proses perancangan untuk IC submicron dan PCB berkecepatan tinggi. Secara logika dan fisik, perancangan ASIC sudah tidak lagi memisahkan proses. Kepadatan chip dan kinerjanya, setelah perancangan fisik seringkali tidak sesuai dengan perkiraan logika perancangan, karena waktu tunda, floorpanning datapath, core, RAM/ROM, dan distribusi sistem pewaktuan. Optimasi antara perancangan fisik dan logika dibatasi perancangan waktu yang dibutuhkan. Pemilihan chip dalam analisa pewaktuan dan optimalisasinya, juga harus ditentukan oleh model pewaktuan deep submicron yang akurat. Mengelola desain data secara efektif dan menggambarkan prosedur perancangan sederhana sebagai upaya iterasi perancangan per bagian. Jumlah data perancangan yang dihasilkan sangat besar pada proses penguraian rancangan, pengujiannya, batasan dan analisa implementasinya. Melacak status berbagai komponen dan memastikan integritas dari data perancangan di semua tahap pengembangan, menjadikan suatu strategi pengembangan perancangan data sangat penting. Unsur inti proses perancangan top-down melibatkan sistem model HDL dan komponen ASIC, suatu verifikasi yang menyeluruh, mensintesis logika, membatasi desain logika/fisik proses iterasi perancangan ASIC, proses pengujian, dan suatu rancangan pendukung data manajemen dan kendali kualitas. Gambar 1 menunjukkan konsep top-down proses pengembangan sesuai karakteristik produk dan proyek. Gambar 1 memperlihatkan bahwa aliran perancangan dimulai dengan pengembangan dari model-model sistem dan verifikasi (perancangan sistem tingkat tinggi). Perancang dapat memulai terlebih dahulu pada pengembangan sebuah uji strategi dan menggunakan library dari vendor. Dapat juga menggunakan up-front, yang mencakup pembagian secara lengkap dengan memulai implementasi dari masing masing blok secara paralel. Bisa juga memodelkan pada tingkat RTL, dengan cara membutuhkan verifikasi antara konteks dari sistem. Setelah sintesis dan optimisasi, implementasi tingkat gerbang harus terverifikasi antar konteks sistem. Integrasi chip dan sign-off menerapkan blok perancangan untuk verifikasi fungsional dan pewaktuan, pengecekan aturan perancangan, membentuk pola dan sign-off vendor ASIC.

5 Gambar 2 Implementasi alat-alat pada blok dan tingkat chip (Browy dan Gullikson, 1997) Bagian dari proses perancangan ini adalah komputasi-intensif, yang menuntut simulasi secara lengkap pada berbagai tingkat dari abstraksi. Uji strategi memberikan definisi yang sesuai, teknik regresi automata dan penggunaan sumber daya jaringan yang efisien untuk membantu menemukan solusi perancangan. Semua tahapan dari proses perancangan, yang meliputi kenaikan kerapatan perancangan, floorplanning yang akurat, atau pertimbangan dari seluruh efek perancangan, seharusnya menuju ke aspek fisik dari perancangan dan proses. Pada tingkat tinggi, front-end floorplanner dapat membantu untuk memperoleh kondisi batas yang akurat, model kabel dan perhitungan pewaktuan untuk perancangan blok. Selama implementasi blok, alat sintesis silikon akan mensintesis dan mengoptimisasi melalui efek fisik pada pewaktuan dan

6 pembebanan. Alat floorplanning digunakan selama integrasi tingkat chip untuk memastikan bahwa rancangan dapat digunakan meneruskan sinyal yang sesuai. Daftar Pustaka Browy, C., Gullikson G., Indovina M., 1997, A Top-Down Approach Design to IC Design, Free published. Cai, L., Kritzinger, P., Olivares, M., dan Gajski, D., 2002, Top-Down System Level Design Methodology Using SpecC, VCC and SystemC, Proceedings of the 2002 Design, Automation and Test in Europe Conference and Exhibition (DATE 02), IEEE Computer Society. Pratt, G. and Jarett, J., 2001, Top-Down Design Methods Bring Back The Useful Schematic Diagram, Mentor Graphics Corp. Stan, M., Cabe, A., Ghosh, S., Qi Z., 2007, Teaching Top-Down ASIC/SoC Design vs Bottom-Up Custom VLSI, IEEE International Conference on Microelectronic Systems Education (MSE 07), IEEE Computer Society.