BAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA

Transkripsi

1 BAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA Bab ini membahas tentang proses verifikasi dan implementasi desain ke FPGA board. Proses verifikasi meliputi simulasi fungsional, simulasi gate-level, dan verifikasi visual dengan FPGA dengan metodologi yang ditunjukkan pada Gambar 5-1. Rancangan diimplementasikan pada XtremeDSP Development Kit-IV dengan FPGA Virtex-4 XC4VSX35-10FF668. Board ini memiliki PCI Port interface yang akan digunakan sebagai media komunikasi dengan PC. Selain itu juga memiliki 2 buah DAC 14-bit yang akan digunakan sebagai display untuk verfikasi visual[15]. Gambar 5-1 Metodologi implementasi desain menggunakan FPGA[16] Sebelum dilakukan simulasi terlebih dahulu dibuat file testbench-nya. File ini berisi input dan output yang diharapkan. Keduanya dihasilkan dari model Matlab yang telah dibuat sebelumnya. Test vector untuk IFFT adalah satu simbol OFDM dengan panjang 2048 data 2x14 bit bilangan kompleks. Test vector untuk FFT adalah satu simbol OFDM yang telah ditransformasi ke domain waktu dengan panjang 2048 data 2x14 bit bilangan kompleks. Output dari masing-masing simulasi akan langsung dicocokkan dengan data keluaran yang diharapkan. 52

2 Output FFT telah sama den- gan model Matlabnya Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T Simulasi Fungsional Simulasi fungsional dilakukan dengan menggunakan perangkat lunak Mentor Graphic ModelSim SE 6.2b. Simulasi fungsional adalah simulasi yang dilakukan kepadaa kode VHDL yang dibuat untuk mengetahui fungsionalitas desain apakah telah sesuai den- gan yang diharapkan atau tidak. Simulasi dilakukan sebanyak dua kali, masing- masing satu kali untuk mode FFT dan mode IFFT. Mode FFT Gambar 5-2 menunjukkan hasil simulasi fungsional untuk mode FFT. Gambar atas menunjukkan output FFT (outi dan outq) telah sesuai dengan ouput dari model Mat- hal lab (outi_mat dan outq_mat). Display pada transcript (bawah) juga menunjukkan yang sama. Gambar 5-2 Hasil simulasi untuk mode FFT

3 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 54 Mode IFFT Gambar 5-3 menunjukkan hasil simulasi fungsional untuk mode IFFT. Gambar atas menunjukkan output FFT (outi dan outq) telah sesuai dengan ouput dari model Mat- hal lab (outi_mat dan outq_mat). Display pada transcript (bawah) juga menunjukkan yang sama. Outpu IFFT telah samaa dengan model Matlabnya Gambar 5-3 Hasil simulasi untuk mode IFFT Kedua simulasi menunjukkan hasil yang sesuai dengan model Matlab hingga tingkat kepresisian 10 bit. Perbedaan 4 bit LSB ini karena model Matlab yang dibuat tidak benar-benar menggunakan komputasi fixed point 14 bit. 5.2 Sintesis Sintesis dilakukan dengan menggunakan perangkat lunak Xilinx ISE 9.1i. Proses sinmap, tesis sendiri pada Xilinx ISE dibagai menjadi 4 tahap yaitu sintesis, translate, dan PAR (Gambar 5-4). Setelah seluruh tahap berhasil dilakukan tanpa error, maka proses terakhir adalah mebuat bitfile yang akan di download ke FPGA.

4 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T Proses Sintesis Seperti telah dijelaskan, proses sistesis pada Xilinx ISE dibagi menjadi 4 tahap. Tahap pertama adalah sintesis. Sintesis adalah proses memetakan kode VHDL menjadi netlist dan memetakannya ke target divais yang diinginkan. Netlist merupakan deskripsi berbagai gerbang logika yang digunakan dalam desain dan bagaimana hubungan dan interkoneksi antar gerbang logika tersebut. Proses sintesis akan melaporkan beberapa hal, dua hal yang penting adalah Device Utilization Summary, dan Timing Summary seperti ditunjukkan pada Tabel 5-1. Keduanya menunjukkan dua performa divais, yaitu area yang diperlukan dan kecepatan maksimum divais. Kedua report ini menunjukkan bahwa 2k FFT-IFFT Core yang dibuat memerlukan 43% slice area FPGA dengan frekuensi kerja maksimum 61 MHz. Device utilization summary: Selected Device : 4vsx35ff Tabel 5-1 Laporan dari proses sintesis Number of Slices: 6672 out of % Number of Slice Flip Flops: 5404 out of % Number of 4 input LUTs: out of % Number of IOs: 64 Number of bonded IOBs: 64 out of % Number of FIFO16/RAMB16s: 20 out of % Number used as RAMB16s: 20 Number of GCLKs: 1 out of 32 3% Number of DSP48s: 20 out of % Timing Summary: Speed Grade: -10 Minimum period: ns (Maximum Frequency: MHz) Minimum input arrival time before clock: 5.233ns Maximum output required time after clock: 4.677ns Maximum combinational path delay: No path found Tahap selanjutnya adalah Translate. Proses ini bertujuan mengidentifikasi file netlist FPGA hasil sintesis dan menggabungkan semua input netlist ke dalam file top level rancangan. Hasil proses Translate adalah netlist dalam format NGD (Native Generic Design). Pada tahap ini seluruh constraint diaplikasikan ke netlist. Setelah itu dilakukan proses Map. Proses Map melakukan optimasi gerbang-gerbang dan jalur-jalur yang tidak terpakai pada netlist NGD dan memetakan rancangan ke resource pada FPGA hasilnya dilaporkan kembali seperti pada Tabel 5-2. Selain itu juga dilakukan

5 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 56 Tabel 5-2 Laporan dari Proses Map Design Summary Number of errors: Number of warnings: 0 2 Logic Utilization: Number of Slice Flip Flops: Number of 4 input LUTs: Logic Distribution: 4, 862 out of 30,720 10, 789 out of 30,720 15% 35% Number of occupied Slices: 8,110 out of 15,360 52% Total Number of 4 input LUTs: 11,535 out of 30,720 37% Total equivalent gate count for design: 1,474,543 Additional JTAG gate count for IOBs: 3,072 pemeriksaan design-rule secara fisik pada devais target serta memetakan elemenelemen dasar menjadi sel-sel Configurable Logic Block (CLB). Proses terakhir adalah PAR (Place and Route). Place merupakan proses peletakan semua blok logika termasuk struktur CLB dan IOB pada tempat tertentu pada arsitek- Proses ini juga akan menghasilkann kode VHDL model desain yang telah selesain dis- tur devais target. Routing adalah proses memberikan pin-pin pada blok-blok logika. intesis. Kode ini akan dikomparasi dengan kode VHDL sebelum sintesis untuk mem- bandingkan fungsionalitas desain dan apakah desain telah benar-benar dapat bekerja pada frekuensi yang telah ditentukan. Desain yang mengalami perubahan fungsi sete- atau lah sistesiss harus diperiksa ulang apakah kode VHDL yang dibuat synthesizablee tidak. Desain yang tidak dapat bekerja pada frekuensi kerja yang telah ditentukan ha- rus didesain ulang atau disintesis dengan effort yang lebih tinggi. Gambar 5-4 Urutan prosess pada Xilinx ISE 9.1i

6 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T Simulasi Gate Level Simulasi gate-level dilakukan dengan menggunakan perangkat lunak Mentor Graphic ModelSim SE 6.2b. Simulasi gate-level adalah simulasi yang dilakukan kepadaa kode VHDL setelah sintesiss yang dihasilkan oleh Xilinx ISE, untuk mengetahui fungsiona- litas desain apakah masih sama dengan desain aslinya. Test vector yang sama diguna- kan kembali untuk simulasi ini. Mode FFT Output FFT telah sama den- gan sirkuit sebelum sintesis Gambar 5-5 Hasil simulasi gate-level (post PAR) untuk FFT Gambar 5-5 menunjukkan hasil simulasi Post-PAR (Place and Route) dengan meng- gunakan simulator ModelSim SE6.2b untuk mode FFT. Hasil simulasi memberikan hasil yang sama dengan sirkuit sebelum sintesis.

7 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 58 Mode IFFT Output IFFT telah sama dengan sirkuit sebelum sintesis Gambar 5-6 Hasil simulasi gate-level (post PAR) untuk IFFT Gambar 5-6 menunjukkan hasil simulasi Post-PAR (Place and Route) dengan meng- gunakan simulator ModelSim SE6.2b untuk mode IFFT. Hasil simulasi memberikan hasil yang sama dengan sirkuit sebelum sintesis. Hasil sintesis menunjukkan bahwa rancangann telah berhasil disintesis dengan equiva- frekuensi maksimum hingga 61 MHz. Total latency komputasi adalah 2063 clock lent gate count sebesar gate. Selain itu rancangan mampu bekerja dengan cycle. Sehingga dengan input 2048 simbol pada satu simbol OFDM dan frekuensi kerja 40 MHz didapatkan throughput sistem sebesar M simbol/s yang ditunjuk- kan oleh persamaan (5.1). Troughput M simbol/s (5.1)

8 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T Implementasi FPGA Rancangan 2k FFT-IFFT Core yang telah terverifikasi pada gate-level simulation telah siap untuk diimplementasikan ke FPGA. Namun, agar core tersebut dapat terlihat fungsionalitasnya, perlu dibuatkan modul-modul lainnya. Seluruh modul diletakkan pada top modul utama dan disintesis ulang menggunakan Xilinx ISE 9.1i Model Implementasi Gambar 5-7 Model IFFT dan FFT pada OFDM diimplementasikan pada FPGA Model implementasi adalah model sistem transmitter-receiver OFDM menggunakan 2k FFT-IFFT Core (Gambar 5-7). Random generator akan menghasilkan nilai random 4 bit yang akan dimodulasi dengan menggunakan modulator 16-QAM α=1. Hasil modulasi akan dimasukkan ke 2k FFT-IFFT Core pada mode IFFT. Hasil IFFT disimpan terlebih dahulu ke RAM untuk kemudian diurutkan (proses reordering). Hasil pengurutan dimasukkan kembali ke 2k FFT-IFFT Core, kali ini dalam mode FFT. Hasil FFT akan diteruskan ke DAC 14-bit yang akan mengubah sinyal digital menjadi analog. Sinyal inilah yang ditangkap oleh osiloskop dan hasilnya ditampilkan dalam mode XY untuk mendapatkan gambaran konstelasi 16-QAM (scatterplot). Seluruh proses ini menunjukkan sebuah model OFDM transmitter-receiver menggunakan FFT dan IFFT seperti yang ditunjukkan oleh Gambar Perbedaannya adalah, tidak ada kanal antara sistem transmitter dan receiver. Data dari IFFT langsung diteruskan ke FFT tanpa melalui kanal analog.

9 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T Hasil Implementasi Hasil implementasi diverifikasi secara visual dengan menggunakan osiloskop. Kedua output (real dan imajiner) di-plot dengan mode XY untuk mendapatkan konstelasi sinyal 16-QAM yang ditunjukkan pada Gambar 5-8. Karena tidak ada error dari kanal maka sinyal dapat direkonstruksi dengan baik. Hal ini menunjukkan 2k FFT-IFFT Core dapat bekerja dengan sempurna baik sebagai FFT Core maupun sebagai IFFT Core pada board XtremeDSP Virtex-4 XC4VSX35-10F668 (Gambar 5-9). Gambar 5-8 Output konstelasi 16-QAM dari model sistem OFDM pada FPGA dilihat menggunakan osiloskop Gambar 5-9 XTremeDSP-IV dengan FPGA Virtex-4 XC4VSX35-10F668