Voter dan error detector Pengujian Sistem Pengujian perpindahan mode Pengujian dengan fault injection...

Transkripsi

1 DAFTAR ISI HALAMAN PENGESAHAN...iii PERNYATAAN... iv MOTO DAN PERSEMBAHAN... v PRAKATA... vi DAFTAR ISI... vii DAFTAR GAMBAR... xi DAFTAR TABEL... xiv PENGERTIAN DAN SINGKATAN... xv INTISARI... xviii ABSTRACT... xix BAB I. PENDAHULUAN Latar Belakang Rumusan Masalah Tujuan dan Manfaat Penelitian Batasan Penelitian Kontribusi... 7 BAB II. TINJAUAN PUSTAKA Tinjauan Penelitian Tentang Fault Tolerance pada Satelit Fault Tolerance yang menggunakan Error Detection and Correction (EDAC) untuk penanganan data Fault Tolerance yang menggunakan Teknik Modular Redundancy pada FPGA Tinjauan Penelitian Tentang Dynamic Partial Reconfiguration (DPR)14 BAB III. METODOLOGI PENELITIAN Perumusan Masalah Menetapkan Tujuan Studi Pustaka Pengumpulan Data dan Teori Analisa Awal vii

2 3.6. Menentukan Metode Penelitian Implementasi dan Pengujian Tahapan implementasi Tahapan pengujian Analisa hasil Kesimpulan dan Saran BAB IV. LANDASAN TEORI DAN HIPOTESIS Landasan Teori On-Board Computer (OBC) Field-Programmable Gate Array (FPGA) Dynamic Partial Reconfiguration (DPR) Microblaze Processor Global positioning system (GPS) receiver Fault tolerance Triple Modular Redundancy (TMR) Error Detection and Correction (EDAC) Orbit Satelit Proses kejadian Single Even Effect (SEE), Single Even Upset (SEU) dan Multiple Even Upset (MEU) Proses perambatan error dari suatu modul Tinjauan Lokasi dan Waktu Radiasi Berbahaya Pada Ruang Angkasa Hipotesis BAB V. METODE PENELITIAN Peralatan Rancangan Sistem Mode Default dan Critical dan penerapan Dynamic Partial Reconfiguration (DPR) Sinkronisasi pada modul Strategi penempatan konfigurasi data pada FPGA Flowchart Software untuk Micro Blaze Processor viii

3 Voter dan error detector Pengujian Sistem Pengujian perpindahan mode Pengujian dengan fault injection Pemodelan pada pengujian dengan metode fault injection with contact Pengukuran penggunaan resource Pengukuran kecepatan DPR Perancangan software untuk pengujian BAB VI. IMPLEMENTASI Pembuatan Modul Menggunakan Kode VHSIC Hardware Description Language (VHDL) Pembuatan Voter Unit dan Error Detector Pembuatan File Netlist File That Contain Information (NGC) dari Module Unit dan Voter Unit Pembuatan Platform Dynamic Partial Reconfiguration (DPR) dan Intellectual Property (IP) pada proyek Xilinx Platform Studio (XPS) Mengoperasikan DPR dengan Memprogram Microblaze Menggunakan Kode "C" pada Xilinx Development Kit (SDK) Merencanakan DPR Menggunakan Plan Ahead Pembuatan File Image BAB VII. PENGUJIAN DAN ANALISIS Pengujian Perpindahan Mode Berdasarkan data GPS dummy dan Data Critical Mode Pengujian dengan Pemberian Fault Injection untuk Mengetahui Tingkat Robustness Pada Sistem Analisis Data Output Pada masing-masing Modul yang Masuk ke Input Voter Unit Analisis Probabilistik SEE yang Terjadi Pada Orbit Satelit Berkenaan dengan Area Orbit, SEE Arrivel Time dan Durasi Radiasi ix

4 7.5. Analisis Tingkat Efisiensi pada Sistem Dibandingkan dengan Fault Tolerance Lain Analisis DPR pada Sistem Fault Tolerance Analisis Terhadap Penambahan Modul Sebagai Metode Peningkatan Ketahanan Fault Tolerance BAB VIII. KESIMPULAN DAN PENELITIAN SELANJUTNYA LAMPIRAN x

5 DAFTAR GAMBAR Gambar 1.1 Diagram diagram tulang ikan rumusan masalah... 5 Gambar 2.1 Posisi fault tolerance yang ada berdasarkan diagram tulang ikan rumusan masalah Gambar 3.1 Alur Metodologi Penelitian Gambar 4.1 Posisi OBC terhadap sub sistem lain pada satelit mikro Gambar 4.2 Struktur dasar pada FPGA Gambar 4.3 Logic Cell Gambar 4.4 Modifikasi fungsi dan pengurangan memori Partial Reconfiguration Gambar 4.5 Metode Rekonfigurasi Partial FPGA Gambar 4.6 Arsitektur Microblaze Processor Gambar 4.7 Arsitektur TMR Gambar 4.8 Automatic Repeat Request Gambar 4.9 Forward error channel Gambar 4.10 Orbit satelit ditinjau dari bentuk Gambar 4.11 Orbit satelit ditinjau dari ketinggian Gambar 4.12 Penyebab radiasi neutron pada SRAM FPGA Gambar 4.13 Perambatan error dari memori sampai kepada luaran pada modul. 45 Gambar 4.14 Lokasi South Atlantic Anomaly (SAA) Gambar 4.15 Lokasi SAA Gambar 5.1 Blok Rancangan Sistem Fault Tolerance pada OBC Gambar 5.2 Default Mode Gambar 5.3 Critical Mode Gambar 5.4 Arsitektur Sistem Fault tolerance Gambar 5.5 Arsitektur setiap modul Gambar 5.6 Posisi rekonfigurasi pada Block RAM FPGA untuk masing-masing Modul Gambar 5.7 Skenario proses sinkronisasi antar modul xi

6 Gambar 5.8 Penempatan modul pada FPGA dengan menggunakan set pblock size tool pada PlanAhead Gambar 5.9 Flowchart software pada MicroBlaze Processor Gambar 5.10 Arsitektur Voter Gambar 5.11 Kode VHDL masukan dan luaran pada port unit voter Gambar 5.12 Kode VHDL inti voter unit Gambar 5.13 Hasil kompilasi ISE Navigator penggunaan resource oleh voter unit Gambar 5.14 Pseudo code Error Detector Gambar 5.15 Input pada salah satu komponen "and" pada modul Gambar 5.16 Port input data pada modul Gambar 5.17 Metode pengujian dengan fault injection Gambar 5.18 Kode C untuk inisiasi AXI Timer Gambar 5.19 Kode C untuk perhitungan kecepatan DPR Gambar 5.20 Flowchart software pengujian Gambar 6.1 Kode VHDL Port pada Module Unit Gambar 6.2 Kode VHDL port pada VU Gambar 6.3 Kode VHDL untuk Voter dan error detector Gambar 6.4 Kode VHDL untuk mendeteksi error pada modul Gambar 6.5 Kode VHDL untuk penempatan komponen pada user logic Gambar 6.6 Kode VHDL untuk inisiasi dan mapping pada user logic Gambar 6.7 Kode VHDL untuk kode mapping untuk VU pada user logic Gambar 6.8 Kode C untuk mendeteksi modul dan mitigasi modul yang error Gambar 6.9 Kode VHDL untuk membaca luaran dari voter unit Gambar 6.10 Data flow pada DPR untuk merekonfigurasi modul yang fault Gambar 6.11 Susunan data pada file Image Gambar 6.12 Flowchart software untuk Pembuatan file Image Gambar 6.13 Form untuk mempermudah pembuatan file Image Gambar 7.1 Hasil Pengujian perpindahan mode Gambar 7.2 Pengujian dengan pemberian fault injection xii

7 Gambar 7.3 Kode VHDL untuk mendapatkan data asli setelah diketahui syndrome Gambar 7.4 Hasil simulasi sinyal dari output masing-masing modul dan input menuju voter unit Gambar 7.5 Jumlah SEU setiap hari pada satelit Orbview-2 dari 1 Jan 99 s.d. 6 April Gambar 7.6 Lokasi Geograpi SEU pada 13 Juli Gambar 7.7 Modifikasi fungsi pada resource modul yang tidak digunakan Gambar 7.8 Penghitungan sumber daya pada modul Gambar 7.9 Sistem Monitor Virtex 6 untuk mengukur tegangan pada FPGA Gambar 7.10 Gambaran memori address pada FMR dan penyebab sistem fault 101 xiii

8 DAFTAR TABEL Tabel 2.1 Perbandingan penelitian yang terkait dengan Fault Tolerance Tabel 5.1 Pengujian dengan pemberian Fault Injection Tabel 6.1 Software accessible register Tabel 7.1 Perbandingan fault tolerance pada penggunaan resource yang sama.. 98 Tabel 7.2 Kecepatan Proses Mitigasi terhadap Modul yang error xiv