Penerapan Finite State Machine Untuk Merancang Pengendali Motor Stepper Menggunakan Vhdl

Transkripsi

1 e-jurnal ARODROID, Vol. 2 o.2 Juli 26 E-I : Penerapan Finite tate Machine Untuk Merancang Pengendali Motor tepper Menggunakan Vhdl Arief Budijanto Universitas Widya Kartika arief232@yahoo.com ABTRAK Makalah ini menjelaskan tentang proses pembelajaran mata kuliah perancangan chip digital berbasis proyek yang menerapkan Finite tate machine (FM) sebagai metode untuk merancang pengendali motor stepper menggunakan VHDL. Motor stepper yang digunakan dalam studi kasus ini adalah motor stepper unipolar. Dimana motor stepper tersebut dikendalikan dengan 2 mode, yaitu half-step dan fullstep. Pengendalian pada mode full step terdiri dari 2 cara yaitu dengan kendali phase O dan 2 phase O. Pengendali motor stepper diimplementasikan pada chip Complex Programmable Logic Device (CPLD) dengan seri EPM332ALC44-4. Dari hasil simulasi waktu yang dibutuhkan dari input sampai ke output membutuhkan waktu 3 ns. Kata kunci : Pengendali, Motor tepper, FM, VHDL PEDAHULUA Perancangan Chip Digital merupakan teknologi yang perkembangannya sangat pesat. ehingga dalam dunia pendidikan dibidang elektronika dan komputer perlu dikembangkan metode - metode perancangan chip digital agar lulusan mahasiswa dapat mendukung perkembangan teknologi perancangan chip. Dalam makalah ini akan dijelaskan tentang perancangan chip digital dengan studi kasus perancangan pengendali motor stepper jenis unipolar yang menerapkan finit state machine sebagai metodenya. Finite tate Machine ini merupakan cara untuk memudahkan perancang dalam membuat VHDL coding dengan cara menkonversikan state diagram dalam VHDL coding. Kendali motor stepper yang dirancang menggunakan mode half step dan full step yang disimulasik menggunakan perangkat lunak Max Plus yang merupaka produk dari Altera, Inc. Finite tate Machine istem digital dapat diklasifikasikan sebagai rangkaian kombinasional dan ekuensial (berurutan). Pada sistem digital kombinasional ini nilai output ditentukan oleh nilai input pada kondisi saat ini. edangkan sistem digital sekuensial output tidak hanya tergantung pada kondisi input saat ini, tetapi juga tergantung pada kondisi input sebelumnya, sehingga pada sistem ini dibutuhkan suatu memory (register) untuk menyimpan informasi biner. Diagram blok sistem digital sekuensial diperlihat pada gambar. Finite state machine (FM) dalam perancangan sistem digital merupakan metode yang digunakan untuk merancang rangkaian digital sekuensial. FM dapat diklasifikasikan sebagai Mealy Machine dan Moore Machine (hort, 29). Diagram blok FM ditunjukkan pada gambar 2. Pada mealy machine, output merupakan fungsi dari current state dan nilai dari inputnya. edangkan moore machine, output merupakan fungsi dari current state saja. Inputs Inputs Input Combinational Circuit clock Register Output Gambar. Diagram Blok Rangkaian sekuensial (Mano & Ciletti, 23) ext tate Logic ynchromous reset ext tate Logic ynchromous reset clock Mealy clock Moore Current tate Register (equential) Asynchromous reset Current tate Register (equential) Asynchromous reset Output Logic Output Logic Mealy outputs Moore outputs Gambar 2. Diagram blok FM Mealy & Moore (smit,997) 39

2 e-jurnal ARODROID, Vol. 2 o.2 Juli 26 E-I : / / A / B / C A B Tabel 2. Pulsa digital untuk mode full step dengan 2 Phase O T Y Y Y2 Y a. Mealy Machine b. Moore Machine Gambar 3. tate Diagram (hort, 29). Motor tepper Motor stepper adalah salah satu jenis motor dc yang dikendalikan dengan pulsa-pulsa digital. Prinsip kerja motor stepper adalah bekerja dengan mengubah pulsa elektronis menjadi gerakan mekanis diskrit dimana motor stepper bergerak berdasarkan urutan pulsa yang diberikan kepada tiap-tiap koil motor stepper tersebut. Pulsa digital yang diberikan pada koil motor stepper berupa level logika dan yang ditunjukkan pada tabel. dan tabel 2. Tabel. Pulsa digital untuk mode full step dengan Phase O O T Y Y Y2 Y tep tep 2 O O O O O tep tep 2 O O O O tep 3 tep 4 Gambar 5 Putaran Motor tepper Mode Full tep 2 Phase O Tabel 3. Pulsa digital untuk mode full step T Y Y Y2 Y O O tep 3 tep 4 Gambar 4. Putaran Motor tepper Mode Full tep Phase O 4

3 e-jurnal ARODROID, Vol. 2 o.2 Juli 26 E-I : O O RT : Masukan pin reset tep tep 2 O DIR MD MD CLK RT tepper Motor Controller Y Y Y2 Y3 O O Gambar. 7 Diagram blok pengendali motor stepper O tep 3 tep 4 edangkan fungsi pin nya ditunjukkan pada tabel 4. Tabel 4. Fungsi chip O O O O tep 5 tep 6 O O tep 7 tep 8 Gambar 6 Putaran Motor tepper Mode Half tep METODOLOGI Metodologi perancangan pengendali motor stepper dengan VHDL meliputi :. Desain diagram blok chip 2. Tabel fungsi chip 3. Desain FM dari tabel fungsi chip 4. Implementasi FM dalam VHDL coding DIR IPUT MD MD RT OUTPUT MODE Full tep Clockwise Phase On Full tep Clockwise 2 Phase O Half tep Clockwise x Unused Full tep Anti Clockwise Pgase O Full tep Anti Clockwise 2 Phase O Half tep Anti Clockwise x x x Condition etelah membuat diagram blok dan tabel fungsi chip, kemdudian dilanjutkan dengan membuat diagram FM pengenddali motor stepper. Diagram tersebut ditunjukkan pada gambar 8. Konfigurasi pin output chip pengendali motor stepper ditunjukkan pada gambar 7. Dimana fungsi pin adalah sebagai berikut: DIR : untuk mengatur arah putaran MD,MD : untuk mengatur mode putaran yaitu half step atau full step CLK : masukan pulsa clock 4

4 e-jurnal ARODROID, Vol. 2 o.2 Juli 26 E-I : / / / / / / / F / F / F2 / F3 G / G / / / HAIL DA PEMBAHAA Hasil simulasi VHDL coding dengan mode kendali motor stepper yang berbeda-beda akan dijelaskan melalui gambar diagram waktu dibawah ini. Gambar. Merupakan hasil simulasi kendali motor stepper dengan mode = dan dir =. Motor stepper dikendalikan dengan cara phase O. Pada kondisi awal pin reset berlogika, sehingga dalam konsisi reset yang mengakibatkan output Y =. etelah pin reset diberikan logika maka output Y dalam kondisi normal, yaitu sesuai tabel, dan putaran motor stepper searah jarum jam. G2 / / F3 a. Full tep Phase O b. Full tep 2 Phase O H / / H / / Gambar. Deklarasi Entity VHDL / / / / H2 H3 H4 / / / / Gambr. Merupakan hasil simulasi kendali motor stepper dengan cara phase O dengan kondisi mode = dan dir =, sehingga arah putaran motor stepper berlawanan dengan arah putaran jarum jam. H5 / / H6 / / H7 c. Full tep 2 Phase O Gambar 8. FM Pengendali Motor tepper Implementasi VHDL coding dilakukan dengan cara mentransfer FM dari pengendali motor stepper. Berikut deklarasi entity VHDL ditunjukkan pada gambar 9. ETITY M_tepper I PORT ( reset,dir,clk : I TD_LOGIC; mode : I TD_LOGIC_vector( downto ); Y : OUT TD_LOGIC_vector(3 downto ) ); ED M_tepper; Gambar. Deklarasi Entity VHDL Gambar 2. Merupakan hasil simulasi kendali motor stepper dengan cara 2 phase O, yaitu dengan meberikan logika pada pin mode = dan dir =, sehingga arah putaran motor stepper searah dengan arah putaran jarum jam. Gambar 9. Deklarasi Entity VHDL 42

5 e-jurnal ARODROID, Vol. 2 o.2 Juli 26 E-I : Gambar 2. Deklarasi Entity VHDL Gambr 3. Merupakan hasil simulasi kendali motor stepper dengan cara 2 phase O, yaitu dengan memberikan logika pada pin mode = dan dir =, sehingga arah putaran motor stepper berlawanan dengan arah putaran jarum jam. Gambar 5. Deklarasi Entity VHDL Gambar 6. merupakan hasil simulasi kendali motor stepper dengan metode half step dan memberikan logika pada pin mode = dan dir = sehingga arah putaran motor stepper berlawanan dengan arah putaran jarum jam. Tetapi derajat simpangannya lebih kecil setengahnya dari simpangan full step. Gambar 3. Deklarasi Entity VHDL Gambr 4. Merupakan hasil simulasi kendali motor stepper dengan mode = dan dir =, sehingga arah putaran motor stepper berlawanan dengan arah putaran jarum jam. Gambar 6. Deklarasi Entity VHDL Gambar 7. Merupakan hasil simulasi kendali motor stepper dengan mode =. Pada kondisi ini output Y berlogika karena kondisi ini memang dirancang tidak digunakan untuk mengendalikan motor stepper. Gambar 4. Deklarasi Entity VHDL Gambr 5. Merupakan hasil simulasi kendali motor stepper dengan metode half step dan memberikan logika pada pin mode = dan dir = sehingga arah putaran motor stepper searah dengan arah putaran jarum jam. Tetapi derajat simpangannya lebih kecil setengahnya dari simpangan full step. Gambar 7. Deklarasi Entity VHDL Konstruksi pin chip pengendali motor stepper menggunakan CPLD seri EPM332ALC44-4 ditunjuukan pada gambar 8. Dan matriks waktu tunda perambatan sinyal digital (time propagation delay) dari input menuju output 43

6 e-jurnal ARODROID, Vol. 2 o.2 Juli 26 E-I : membutuhkn waktu 3 ns. Matriks waktu tunda ditunjukkan pada gambar 9. DAFTAR PUTAKA Rushton, Andrew, (2), Vhdl For Logic ynthesis, John Wiley & ons, Ltd, United Kingdom. Platt, Charles, (23), Encyclopedia of Electronic Components Volume, O Reilly Media, Inc. 5 Gravenstein Highway orth, ebastopol, CA Iuliana C, Alin D. P, Adrian G, (2), Finite tate Machine Design And Vhdl Coding Techniques, th International Conference On Development And Application ystems, uceava, Romania, May pp Gambar 8. Konstruksi pin chip Pengendali Motor tepper Kavita, Abhilasha, FPGA Based ystem Login ecurity Lock Design Using Finite tate Machine, IOR Journal of Electronics and Communication Engineering, Volume 5, Issue 3 (Mar. - Apr. 23), PP Mano, M. Morris, Ciletti, Michael D, (23), Digital Design With an Introduction to the Verilog HDL, Prentice Hall. hort, Keneth L., (29), VHDL for engineers, Pearson Education, Inc., Upper addle River, ew Jersey. Gambar 9. Matriks Waktu Tunda Perambatan inyal Digital mith, Douglas J., (997), HDL Chip Design, Doone Publications, Madison, AL,UA. KEIMPULA Kesimpulan yang dapat diambil dari simulasi pengendali motor stepper adalah sebagai berikut:. Chip pengendali dapat mengendalikan motor stepper dengan metode full step dan half step. 2. Pada metode full step ada 2 cara pengendalian berdasarkan fasenya, yaitu phase O dan 2 phase O. 3. Chip diimplementasikan pada komponen CPLD seri EPM332ALC Chip membutuhkan waktu tunda perambatan dari input menuju output chip sekitar 3 ns. 44