Review Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto
|
|
- Ari Hardja
- 7 tahun lalu
- Tontonan:
Transkripsi
1 TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Fakultas Teknik Universitas Diponegoro Review Kuliah Desain rangkaian sekuensial sinkron FSM (Finite State Machine): diagram state, tabel state Model Moore dan Mealy Desain FSM dengan HDL Counter: up dan down, asinkron dan sinkron Counter dengan paralel load Analisis rangkaian Contoh desain tersintesis menggunakan Xilinx Referensi: (Bab 8) Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005
2 Kompetensi Dasar Setelah mempelajari bab ini, mahasiswa akan mampu: [C3] menerapkan model-model FSM untuk mendesain rangkaian sekuensial sinkron [C5] mendesain modul pencacah up-down dengan paralel load [C5] mendesain modul serial adder [C5] membuat modul-modul HDL tersintesis untuk counter dengan fungsi serupa dengan IC seri 74xx [C6] menganalisis modul-modul tersebut dengan simulasi Bahasan Konsep Implementasi
3 Bahasan Konsep Implementasi Konsep Implementasi sekuensial sinkron: rangkaian yang menggunakan sinyal clock untuk mengontrol operasi rangkaian Transisi clock aktif menunjukkan transisi clock yang menyebabkan terjadinya perubahan state/keadaan. Transisi bisa positif atau negatif Transisi positif: state dievaluasi saat transisi clock naik dari 0 ke 1 Transisi negatif: state dievaluasi saat transisi clock turun dari 1 ke 0 Direalisasikan menggunakan rangkaian kombinasional dan setidaknya satu buah flip-flop Model rangkaian sekuensial sinkron: Konsep Implementasi Moore: keluaran rangkaian hanya tergantung pada state rangkaian saat ini Mealy: keluaran rangkaian tergantung dari state rangkaian saat ini dan masukan primernya sekuensial disebut juga finite state machine (FSM)
4 Model Moore versus Mealy Konsep Implementasi Bahasan Konsep Implementasi Konsep Implementasi
5 Kebutuhan Desain rangkaian sekuensial sinkron yang memenuhi spesifikasi berikut: mempunyai satu masukan, w, dan satu keluaran, z Semua perubahan dalam rangkaian terjadi saat transisi naik dari sinyal clock z=1 jika masukan w=1 secara berurutan selama 2 clock Dari spesifikasi terlihat bahwa keluaran z tidak hanya tergantung dari nilai w semata Konsep Implementasi Urutan Sinyal Urutan sinyal masukan dan keluaran berikut mendeskripsikan rangkaian yang diinginkan Siklus clock t 0 t 1 t 2 t 3 t 4 t 5 t 6 t 7 t 8 t 9 t 10 w z Konsep Implementasi
6 Bahasan Konsep Implementasi Konsep Implementasi Langkah pertama untuk mendesain FSM adalah dengan menentukan berapa state yang dibutuhkan dan transisi apa yang mungkin dari satu state ke state lain Tanpa prosedur preset Desainer harus berpikir tentang rangkaian untuk memenuhi FSM ini Desain dimulai dengan mendefinisikan state reset State saat sumber daya diberikan ke rangkaian atau sinyal reset diterima Konsep Implementasi
7 (1) Asumsi, state mulai adalah A (state saat reset) Selama masukan w=0, rangkaian tidak melakukan apapun dan nilai z=0 Konsep Implementasi (2) Saat w=1, rangkaian akan mengalami transisi ke state baru (B) Transisi ini terjadi di transisi naik sinyal clock berikutnya Konsep Implementasi
8 (3) Saat rangkaian berada di state B dan w=1, rangkaian akan mengalami transisi ke state baru (C) Transisi ini terjadi di transisi naik sinyal clock berikutnya Konsep Implementasi (4) Diagram state lengkap (Model Moore) Konsep Implementasi
9 Bahasan Konsep Implementasi Konsep Implementasi Tabel Keadaan (State Table) Diagram keadaan menjabarkan fungsionalitas rangkaian (bukan implementasinya) Translasi ke bentuk tabular dari tabel Tabel keadaan berisi: Semua transisi dari tiap present state ke next state untuk semua valuasi dari nilai masukan, z, ditentukan oleh present state Present Next state Output state w=0 w=1 z A A B 0 B A C 0 C A C 1 Konsep Implementasi
10 (State Assignment) Keadaan (state) didefinisikan sebagai variabel, yaitu A, B, dan C Tiap state direpresentasikan dengan valuasi dari variabel state Tiap variabel state diimplementasikan dengan sebuah flip-flop Karena terdapat 3 state yang perlu direalisasikan, maka akan diperlukan dua buah variabel state Menggunakan y 2 y 1 untuk present state (sebagai variabel present state) Menggunakan Y2 Y 1 untuk next state (sebagai variabel next state) Konsep Implementasi Tabel (State-assigned Table) State Valuasi A 00 B 01 C 10 Present state Next state Y 2 Y 1 Output y 2 y 1 w=0 w=1 z dd dd d Konsep Implementasi State D, y 2 y 1 = 11 ditambahkan dalam tabel Tidak digunakan, namun diperlukan untuk kelengkapan
11 Bahasan Konsep Implementasi Konsep Implementasi Peta Karnaugh disusun dari tabel state untuk: luaran (z) Masukan dari flip-flop (next-state K-map) Mengkonstruksi peta next-sate tergantung dari tipe flip-flop (D, T, JK) yang akan digunakan untuk implementasi Flip-flop D dapat digunakan secara langsung Peta next-state disusun secara langsung dari tabel state karena Q(t + 1) = Q + = D Konsep Implementasi
12 Peta Next state Konsep Implementasi Peta Konsep Implementasi
13 Bahasan Konsep Implementasi Konsep Implementasi Diagram Konsep Implementasi
14 Diagram Pewaktuan Konsep Implementasi Bahasan Konsep Implementasi
15 Desain pencacah 2-bit untuk mencacah dengan ketentuan berikut: Urutan 0,1,2,3,0,... (up-counter) jika sinyal kontrol U=1 atau Urutan 0,3,2,1,0,... (down-counter) jika sinyal kontrol U=0 Desain ini membuat pencacah up/down 2-bit Masukan U mengontrol arah pencacahan (up/down) Masukan Reset mereset pencacah ke NOL Dua keluaran (Z1 Z 0 ) menunjukkan nilai keluaran (0-3) Pencacah menghitung saat transisi positif sinyal clock Tujuan: mendesain rangkaian pencacah sebagai mesin sekuensial sinkron menggunakan Flip-flop D, T, dan JK Diagram Keadaan Pencacah
16 Tabel Keadaan Pencacah Present Next state Output state U=0 U=1 Z 1 Z 0 A D B 00 B A C 01 C B D 10 D C A 11 Tabel Memilih penugasan keadaan dari A=00, B=01, C=10 dan D=11 Z1 Z 0 menjadi output dari flip-flop secara langsung Present state Next state Y 2 Y 1 Output y 2 y 1 U=0 U=1 Z 1 Z
17 Bahasan Konsep Implementasi Saat flip-flop D digunakan untuk mengimplementasikan FSM, next-state dalam tabel penugasan state berkaitan secara langsung dengan sinyal yang harus diaplikasikan ke masukan D Kemudian peta Karnaugh untuk masukan D dapat diturunkan secara langsung dari tabel penugasan state Tidak berlaku untuk tipe flip-flop lain (T, JK)
18 Peta Next state Diagram (Flip-flop D)
19 Bahasan Konsep Implementasi Untuk flip-flop T- dan JK-, langkah yang perlu dilakukan adalah menurunkan input yang diinginkan ke flip-flop Dimulai dengan mengkonstruksi tabel transisi untuk flip-flop yang akan digunakan Tabel ini menyederhanakan daftar masukan yang diinginkan untuk satu perubahan keadaan Tabel ini digunakan dengan tabel state-assigned untuk menyusun sebuah tabel eksitasi Tabel eksitasi menentukan masukan flip-flop yang diperlukan yang harus dieksitasi untuk menyebaban transisi ke masukan berikutnya
20 Tabel Transisi Tabel transisi mendaftar masukan flip-flop yang mempengaruhi perubahan tertentu Flip-flop T Menggunakan daftar dari tabel transisi untuk menurunkan masukan flip-flop berdasarkan tabel state-assignment Membentuk tabel eksitasi Q Q+ T
21 Tabel Eksitasi dan Peta Karnaugh Diagram (Flip-flop T)
22 Implementasi flip-flop JK Menggunakan daftar dari tabel transisi untuk menurunkan masukan flip-flip berdasarkan tabel state-assignment Harus dilakukan untuk tiap masukan (J dan K) di tiap flip-flop Implementasi flip-flop JK (2) Membuat tabel eksitasi
23 Tabel Eksitasi dan Peta Karnaugh Tabel Eksitasi dan Peta Karnaugh (2)
24 Diagram (Flip-flop JK) Creative Common Attribution-ShareAlike 3.0 Unported (CC BY-SA 3.0) Anda bebas: untuk Membagikan untuk menyalin, mendistribusikan, dan menyebarkan karya, dan untuk Remix untuk mengadaptasikan karya Di bawah persyaratan berikut: Atribusi Anda harus memberikan atribusi karya sesuai dengan cara-cara yang diminta oleh pembuat karya tersebut atau pihak yang mengeluarkan lisensi. Berikan atribusi secukupnya jika Anda menggunakan karya ini. Pembagian Serupa Jika Anda mengubah, menambah, atau membuat karya lain menggunakan karya ini, Anda hanya boleh menyebarkan karya tersebut hanya dengan lisensi yang sama, serupa, atau kompatibel. Lihat: Creative Commons Attribution-ShareAlike 3.0 Unported License
TKC305 - Sistem Digital Lanjut. Eko Didik Widianto. Sistem Komputer - Universitas Diponegoro
,, TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Bahasan Kuliah, Sebelumnya dibahas elemen rangkaian sekuensial berupa flip-flop dan latch yang mampu menyimpan informasi
Lebih terperinciMesin Mealy. Bahasan Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto. Sistem Komputer - Fakultas Teknik Universitas Diponegoro
TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Fakultas Teknik Universitas Diponegoro Bahasan Kuliah Model Mealy Model rangkaian sekuensial sinkron Keluaran rangkaian tergantung dari nilai
Lebih terperinciKuliah#11 TSK205 Sistem Digital - TA 2011/2012. Eko Didik Widianto. Teknik Sistem Komputer - Universitas Diponegoro
: : Kuliah#11 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Umpan Balik : Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu
Lebih terperinciKuliah#11 TKC-205 Sistem Digital. Eko Didik Widianto. 11 Maret 2017
Kuliah#11 TKC-205 Sistem Digital Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ ) 1 Tentang Kuliah Membahas
Lebih terperinciKuliah#12 TKC205 Sistem Digital. Eko Didik Widianto. 11 Maret 2017
Kuliah#12 TKC205 Sistem Digital Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik 1 Pengantar
Lebih terperinci1 Deskripsi Perkuliahan
Kontrak Perkuliahan Mata Kuliah : Sistem Digital Kode / SKS : TSK 205 / 2 SKS Pengajar : Eko Didik Widianto, ST., MT. Jadwal : a) Kamis, jam 09.30 11.10, Ruang D304 (Kelas A) b) Selasa, jam 07.50 09.30,
Lebih terperinciBAB III COUNTER. OBYEKTIF : - Memahami jenis-jenis counter - Mampu merancang rangkaian suatu counter
B III COUNTER OBYEKTIF : - Memahami jenis-jenis counter - Mampu merancang rangkaian suatu counter 3.1 Counter secara umum Counter merupakan rangkaian logika pengurut, karena counter membutuhkan karakteristik
Lebih terperinciPertemuan ke 4 BAB III Sintesis Rangkaian Sekuensial Deskripsi Manfaat Relevansi Learning Outcome Materi I. Prosedur Sintesis
Pertemuan ke 4 1 BAB III Sintesis Rangkaian Sekuensial Deskripsi Pada bab ini akan dibahas tentang prosedur sintesis, sintesis diagram keadaan, rangkaian memori terbatas. Manfaat Memberikan kompetensi
Lebih terperinciPERCOBAAN 4 FLIP-FLOP 2
PERCOBAAN 4 FLIP-FLOP 2 4.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Menggunakan input-input Asinkron pada JK-FF Membuat D-FF dan T-FF dari JK-FF dan SR-FF Mendisain beberapa
Lebih terperinciFinite State Machine (FSM)
Finite State Machine (FSM) Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom November 2015 Pendahuluan Apa beda rangkaian
Lebih terperinciKuliah#13 TKC205 Sistem Digital. Eko Didik Widianto. 11 Maret 2017
Kuliah#13 TKC205 Sistem Digital Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik 1 Pengantar
Lebih terperincidan Flip-flop TKC Sistem Digital Lanjut Eko Didik Widianto Sistem Komputer - Universitas Diponegoro
Elemen : dan Elemen : dan TKC-305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Tentang Kuliah Sebelumnya dibahas tentang desain blok rangkaian kombinasional beserta HDLnya.
Lebih terperinciReview Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TKC305 - Sistem Lanjut Desain Eko Didik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar HDL
Lebih terperinciBAB II Sintesis Rangkaian Sekuensial Pulse Mode
Pertemuan ke 3 1 BAB II Sintesis Rangkaian Sekuensial Pulse Mode Deskripsi Pada bab ini akan dibahas tentang finite state machine, rangkaian mealy dan moore, prosedur perancangan dan translasi dari mealy
Lebih terperinciTSK505 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TSK505 - Sistem Digital Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar
Lebih terperinciRangkaian Logika. Kuliah#2 TSK205 Sistem Digital - TA 2011/2012. Eko Didik Widianto. Teknik Sistem Komputer - Universitas Diponegoro.
Kuliah#2 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Tentang Kuliah Sebelumnya dibahas tentang: Deskripsi, tujuan, sasaran dan materi kuliah TSK205 Sistem
Lebih terperinciKuliah#1 TSK205 Sistem Digital - TA 2011/2012. Eko Didik Widianto
Sistem Kuliah#1 TSK205 Sistem - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Tentang Kuliah Sistem Pembahasan tentang deskripsi, tujuan, sasaran dan materi kuliah TSK205 Sistem.
Lebih terperinciKONTRAK PEMBELAJARAN (KP) MATA KULIAH
KONTRAK PEMBELAJARAN (KP) MATA KULIAH Kode MK: TKC305 Program Studi Sistem Komputer Fakultas Teknik Universitas Diponegoro Pengajar : Eko Didik Widianto, ST, MT Semester : 5 KONTRAK PEMBELAJARAN Nama Mata
Lebih terperinciBab XI, State Diagram Hal: 226
Bab XI, State Diagram Hal: 226 BAB XI, STATE DIAGRAM State Diagram dan State Table Untuk menganalisa gerbang yang dihubungkan dengan flip-flop dikembangkan suatu diagram state dan tabel state. Ada beberapa
Lebih terperinciKuliah#5 TKC205 Sistem Digital. Eko Didik Widianto
& & Kuliah#5 TKC205 Sistem Digital Eko Didik Departemen Teknik Sistem Komputer, Universitas Diponegoro http://didik.blog.undip.ac.id/buku/sistem-digital/ 1 Umpan Balik & Sebelumnya dibahas tentang: penyederhanaan
Lebih terperinciFAKULTAS TEKNIK UNIVERSITAS NEGERI YOGYAKARTA LAB SHEET PRAKTIK TEKNIK DIGITAL
Semester 3 Counter Sinkron 2 menit No. LST/PTI/PTI6205/ Revisi: Tgl: 8 September 24 Page 1 of 5 1. Kompetensi Dengan mengikuti perkuliahan praktek, diharapkan mahasiswa memiliki kedisiplinan, tanggung
Lebih terperinciRangkaian Logika. Kuliah#2 TKC205 Sistem Digital - TA 2013/2014. Eko Didik Widianto. Sistem Komputer - Universitas Diponegoro
Kuliah#2 TKC205 Sistem Digital - TA 2013/2014 Eko Didik Sistem Komputer - Universitas Diponegoro http://didik.blog.undip.ac.id 1 Tentang Kuliah Sebelumnya dibahas tentang: Deskripsi, tujuan, sasaran dan
Lebih terperinciPengantar Sistem Digital
Pengantar Eko Didik Widianto Sistem Komputer - Universitas Diponegoro @2011 eko didik widianto - siskom undip SK205 1 / 26 Bahasan Deskripsi Kuliah Tata Tertib Kuliah Sistem Evaluasi Buku Acuan/Referensi
Lebih terperinciBAB VIII REGISTER DAN COUNTER
BAB VIII REGISTER DAN COUNTER 8.1 Register Register adalah kumpulan dari elemen-elemen memori yang bekerja bersama sebagai satu unit. Register yang paling sederhana tidak lebih dari sebuah penyimpan kata
Lebih terperinciKuliah#4 TKC205 Sistem Digital. Eko Didik Widianto
& & Kuliah#4 TKC205 Sistem Digital Eko Didik Departemen Teknik Sistem Komputer, Universitas Diponegoro http://didik.blog.undip.ac.id/buku/sistem-digital/ 1 Umpan Balik Sebelumnya dibahas tentang implementasi
Lebih terperinciSISTEM DIGITAL; Analisis, Desain dan Implementasi, oleh Eko Didik Widianto Hak Cipta 2014 pada penulis GRAHA ILMU Ruko Jambusari 7A Yogyakarta 55283
SISTEM DIGITAL; Analisis, Desain dan Implementasi, oleh Eko Didik Widianto Hak Cipta 2014 pada penulis GRAHA ILMU Ruko Jambusari 7A Yogyakarta 55283 Telp: 0274-889398; Fax: 0274-889057; E-mail: info@grahailmu.co.id
Lebih terperinciKuliah#11 TKC205 Sistem Digital. Eko Didik Widianto. 11 Maret 2017
Kuliah#11 TKC205 Sistem Digital Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ 1 Review Kuliah Di kuliah sebelumnya
Lebih terperinci1). Synchronous Counter
Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counterdigunakan untuk berbagai operasi
Lebih terperincidan Flip-flop TSK505 - Sistem Digital Lanjut Eko Didik Widianto Teknik Sistem Komputer - Universitas Diponegoro Elemen Rangkaian Sekuensial: Latch
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2011,Eko Didik Widianto Elemen Rangkaian Sekuensial: Latch dan Flip-flop TSK505 - Sistem Digital Lanjut Rangkaian Sekuensial Latch Flip-flop Eko Didik
Lebih terperinciadalah frekuensi detak masukan mula-mula, sehingga membentuk rangkaian
Pertemuan ke 2 1 BAB I Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang aplikasi elemen flip-flop pada counter dan register serta clock mode, pulse mode, dan level mode. Manfaat Memberikan
Lebih terperinciOutput. Input R.Kombinasi Onal. Flip-Flop. Pulsa Clock. Pulsa Clock
XII. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PENDAHULUAN Input R.Kombinasi Onal Pulsa Clock Flip-Flop Output Pulsa Clock B. LATCHES 1. RS FF =Reset Set Flip -Flop =Bistable Simbol RS FF =One Bit Memory
Lebih terperinciPengantar Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto. Teknik Sistem Komputer - Universitas Diponegoro.
TKC305 - Sistem Digital Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Pembahasan tentang deskripsi, tujuan, sasaran dan materi kuliah TKC305 Sistem Digital Lanjut. Selain
Lebih terperinciMetode Quine McKluskey dan Program Bantu Komputer
Quine Quine Program Bantu Kuliah#5 TSK205 Sistem Digital - TA 2013/2014 Eko Didik Sistem - Universitas Diponegoro http://didik.blog.undip.ac.id 1 Penyederhanaan Persamaan Logika Quine Perancangan rangkaian
Lebih terperinciImplementasi CMOS untuk Gerbang Logika dan Tinjauan Praktikal
untuk Gerbang Logika Kuliah#6 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Umpan Balik Sebelumnya dibahas tentang minimalisasi dan optimalisasi rangkaian
Lebih terperinciEko Didik Widianto. 23 Maret 2014
Kuliah#11 TSK205 Sistem Digital - TA 2013/2014 Eko Didik Sistem Komputer - Universitas Diponegoro 23 Maret 2014 http://didik.blog.undip.ac.id 1 Umpan Balik Sebelumnya dibahas tentang rangkaian kombinasional
Lebih terperinciMetode Quine McKluskey dan Program Bantu Komputer
Quine Quine Program Bantu Kuliah#6 TSK205 Sistem Digital Eko Didik Departemen Teknik Sistem, Universitas Diponegoro http://didik.blog.undip.ac.id/buku/sistem-digital/ 1 Penyederhanaan Persamaan Logika
Lebih terperinciDASAR-DASAR RANGKAIAN SEKUENSIAL 2
PERCOBAAN 2. DASAR-DASAR RANGKAIAN SEKUENSIAL 2 2.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membuat SR Flip-flop dari gerbang NOR Membuat SR Flip-flop dari gerbang NAND
Lebih terperinciAnalisis Rangkaian Sekuesial
Analisis Rangkaian Sekuesial a. Prosedur Analisis Clocked Synchronous State Machine Clocked artinya bahwa storage elemen (flip-flop) bekerja berdasarkan input clock, dan Synchronous artinya seluruh flip-flop
Lebih terperinci8. TRANSFER DATA. I. Tujuan
8. TRANSFER DATA I. Tujuan 1. Membuat rangkaian transfer data seri dan transfer data secara paralel dengan menggunakan IC yang berisi JK-FF dan D-FF. 2. Mengamati operasi transfer data seri dan dan transfer
Lebih terperinciMata Kuliah TKE 113. Ir. Pernantin Tarigan, M.Sc Fahmi, S.T, M.Sc Departemen Teknik Elektro Universitas Sumatera Utara USU
Mata Kuliah Dasar Teknik Digital TKE 113 10. DESAIN RANGKAIAN BERURUT Ir. Pernantin Tarigan, M.Sc Departemen Teknik Elektro Universitas Sumatera Utara USU 2006 Desain Pencacah Nilai, spesifikasi: i X=1
Lebih terperinciPERCOBAAN 6 COUNTER ASINKRON
PERCOBAAN 6 COUNTER ASINKRON 6.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membuat Rangkaian dasar 3-bit Membuat Timing Diagram Counter Membuat MOD-n Membuat Up-Down 6.2.
Lebih terperinciBAB 10. DESAIN RANGKAIAN BERURUT
BAB 10. DESAIN RANGKAIAN BERURUT 2 DESAIN PENCACAH NILAI SPESIFIKASI : X=1 cacahan naik 2, z= 1 jika cacahan > 5 X=0 cacahan turun 1, z= 1 jika cacahan < 0 mesin Mealy 3 0 DESAIN PENCACAH NILAI 1/1 1/0
Lebih terperinciRepresentasi Data Digital (Bagian 1)
Bilangan Data (Bagian 1) Kuliah#9 TKC-205 Sistem Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ 1 Preview
Lebih terperinciRangkaian Multilevel
Quine Quine Kuliah#5 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Umpan Balik Quine Sebelumnya dibahas tentang optimasi rangkaian dengan penyederhanaan
Lebih terperinciKuliah#6 TSK205 Sistem Digital - TA 2013/2014. Eko Didik Widianto
Kuliah#6 TSK205 Sistem Digital - TA 2013/2014 Eko Didik Sistem Komputer - Universitas Diponegoro http://didik.blog.undip.ac.id 1 Umpan Balik Sebelumnya dibahas tentang minimalisasi dan optimalisasi rangkaian
Lebih terperinciKONTRAK PEMBELAJARAN (KP) MATA KULIAH
KONTRAK PEMBELAJARAN (KP) MATA KULIAH Kode MK: TKC205 Program Studi Sistem Komputer Fakultas Teknik Universitas Diponegoro Pengajar : Eko Didik Widianto, ST, MT Semester : 2 KONTRAK PEMBELAJARAN Nama Mata
Lebih terperinciKuliah#7 TSK205 Sistem Digital - TA 2011/2012. Eko Didik Widianto
Kuliah#7 TSK205 - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Tentang Kuliah Pembahasan tentang teknologi implementasi sistem digital Chip logika standar keluarga Chip PLD: PLA,
Lebih terperinciPRAKTIKUM TEKNIK DIGITAL
MODUL PRAKTIKUM TEKNIK DIGITAL PROGRAM STUDI S1 TEKNIK INFORMATIKA ST3 TELKOM PURWOKERTO 2015 A. Standar Kompetensi MODUL I ALJABAR BOOLE DAN RANGKAIAN KOMBINASIONAL Mata Kuliah Semester : Praktikum Teknik
Lebih terperinciAnalysis And Design of Digital System
Analysis And Design of Digital System Introduction Synchronous and Asynchronous Operation (1) Synchronous sequential circuits change their states and output values at discrete instants of time, which are
Lebih terperinciLEMBAR TUGAS MAHASISWA ( LTM )
LEMBAR TUGAS MAHASISWA ( LTM ) RANGKAIAN DIGITAL Program Studi Teknik Komputer Jenjang Pendidikan Program Diploma III Tahun AMIK BSI NIM NAMA KELAS :. :.. :. Akademi Manajemen Informatika dan Komputer
Lebih terperinci1). Synchronous Counter
Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counter digunakan untuk berbagai operasi
Lebih terperinciPERTEMUAN 12 PENCACAH
PERTEMUAN 12 PENCACAH Sasaran Pertemuan 12 Mahasiswa diharapkan mengerti tentang Pencacah yang terdiri dari : - Riple Counter - Pencacah Sinkron - Pencacah Lingkar - Pencacah Turun naik - Pencacah Mod
Lebih terperinciPERCOBAAN 3 FLIP FLOP 1
PERCOBAAN 3 FLIP FLOP 3.. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Melakukan analisa rangkaian sekuensial dengan SR Flip-flop Mendisain rangkaian sekuensial dengan SR flip-flop
Lebih terperinciRegister & Counter -7-
Sistem Digital Register & Counter -7- Missa Lamsani Hal 1 Register dan Pencacah Register adalah kumpulan elemen-elemen memori yang bekerja bersama sebagai satu unit. Pencacah (counter) adalah merupakan
Lebih terperinciLAPORAN PENDAHULUAN PRAKTIKUM SISTEM DIGITAL MODUL II RANGKAIAN SEQUENTIAL
LAPORAN PENDAHULUAN PRAKTIKUM SISTEM DIGITAL MODUL II RANGKAIAN SEQUENTIAL LABORATORIUM ARSITEKTUR DAN JARINGAN KOMPUTER JURUSAN TEKNIK INFORMATIKA FAKULTAS TEKNOLOGI INFORMASI INSTITUT TEKNOLOGI SEPULUH
Lebih terperinciSIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILINX
Konferensi Nasional Sistem Informasi 23, STMIK Bumigora Mataram 4-6 Pebruari 23 Makalah Nomor: KNSI-343 SIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILINX Ayu Astariatun, Nelly Sulistyorini 2,
Lebih terperinciLAB #5 REGISTER, SYNCHRONOUS COUNTER AND ASYNCHRONOUS COUNTER
LAB #5 REGISTER, SYNCHRONOUS COUNTER AND ASYNCHRONOUS COUNTER TUJUAN 1. Untuk mempelajari dan mendesain berbagai counter menggunakan gerbang dan Flip-Flop. 2. Untuk menyimulasikan berbagai counter dan
Lebih terperinciKuliah#3 TSK-612 Sistem Embedded Terdistribusi - TA 2011/2012. Eko Didik Widianto
Kuliah#3 TSK-612 Sistem Embedded Terdistribusi - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Pokok bahasan di kuliah #2 Metodologi desain sistem: waterflow, v-model,
Lebih terperinciCOUNTER ASYNCHRONOUS
COUNTER ASYNCHRONOUS A. Tujuan Kegiatan Praktikum 3 : Setelah mempraktekkan Topik ini, anda diharapkan dapat : ) Merangkai rangkaian SYNCHRONOUS COUNTER 2) Mengetahui cara kerja rangkaian SYNCHRONOUS COUNTER
Lebih terperinciPERTEMUAN 12 PENCACAH
PERTEMUAN 12 PENCACAH Sasaran Pertemuan 12 Mahasiswa diharapkan mengerti tentang Pencacah yang terdiri dari : - Riple Counter - Pencacah Sinkron - Pencacah Lingkar - Pencacah Turun naik - Pencacah Mod
Lebih terperinciLAB #4 RANGKAIAN LOGIKA SEKUENSIAL
LAB #4 RANGKAIAN LOGIKA SEKUENSIAL TUJUAN 1. Untuk mempelajari bagaimana dasar rangkaian logika sekuensial bekerja 2. Untuk menguji dan menyelidiki pengoperasian berbagai Latch dan sirkuit Flip- Flop PENDAHULUAN
Lebih terperinciTahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer
Tahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer Register dan Counter Mohamad Dani (MHM) E-mail: mohamad.dani@gmail.com Hanya dipergunakan untuk kepentingan pengajaran di
Lebih terperinciRangkaian Sekuesial. [Rangkaian Sekuensial] BAB V
Rangkaian Sekuesial a. Karakteristik Dasar Rangkaian Sekuensial Berdasarkan kemampuannya menyimpan data, rangkaian digital dibedakan menjadi 2 macam :. Rangkaian Kombinasional Pada rangkaian kombinasional,
Lebih terperinciPengantar Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto. Prodi Sistem Komputer - Universitas Diponegoro.
TKC305 - Sistem Digital Lanjut Eko Didik Prodi Sistem Komputer - Universitas Diponegoro Review Kuliah Pembahasan tentang deskripsi, tujuan, sasaran dan materi kuliah TKC305 Sistem Digital Lanjut. Selain
Lebih terperinciReview Kuliah. TSK205 Sistem Digital. Eko Didik Widianto
TSK205 Sistem Digital Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu saat hanya ditentukan oleh
Lebih terperinciPERCOBAAN 2. FLIP-FLOP
PECOBAAN 2. FLIP-FLOP 2.. UUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membedakan sifat dasar S-FF dengan dan tanpa clock Membuat rangkaian Master Slave K-FF Menggunakan input-input
Lebih terperinciAPLIKASI JK FLIP-FLOP UNTUK MERANCANG DECADE COUNTER ASINKRON
ORBITH VOL. 13 NO. 2 Juli 2017 : 108 113 APLIKASI JK FLIP-FLOP UNTUK MERANCANG DECADE COUNTER ASINKRON Oleh: Lilik Eko Nuryanto Staf Pengajar Jurusan Teknik Elektro Politeknik Negeri Semarang Jl.Prof.
Lebih terperinciREGISTER DAN COUNTER.
REGISTER DAN COUNTER www.st3telkom.ac.id Register Register adalah rangkaian yang tersusun dari satu atau beberapa flip-flop yang digabungkan menjadi satu. Flip-Flop disebut juga sebagai register 1 bit.
Lebih terperinciArsitektur Komputer. Rangkaian Logika Kombinasional & Sekuensial
Arsitektur Komputer Rangkaian Logika Kombinasional & Sekuensial 1 Rangkaian Logika Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu : Rangkaian Kombinasional adalah rangkaian yang kondisi
Lebih terperinciDESAIN RANGKAIAN BERURUT
SISTEM DIGITAL DESAIN RANGKAIAN BERURUT TEKNIK INFORMATIKA UNIVERSITAS TRUNOJOYO Rahmady Liyantanto, S.kom liyantanto@gmail.com Desain Pencacah Nilai, spesifikasi: X= cacahan naik 2, z= jika cacahan >
Lebih terperinci=== PERANCANGAN RANGKAIAN SEKUENSIAL ===
=== PERANCANGAN RANGKAIAN SEKUENSIAL === Rangkaian Sekuensial, adalah rangkaian logika yang keadaan keluarannya dipengaruhi oleh kondisi masukan dan kondisi rangkaian saat itu. Variabel Masukan Keadaan
Lebih terperinciKuliah#9 TKC205 Sistem Digital - TA 2013/2014. Eko Didik Widianto. 21 Maret 2014
Kuliah#9 TKC205 Sistem Digital - TA 2013/2014 Eko Didik Sistem Komputer - Universitas Diponegoro 21 Maret 2014 http://didik.blog.undip.ac.id 1 Review Kuliah Di kuliah sebelumnya dibahas tentang: Representasi
Lebih terperinciRepresentasi Bilangan dan Operasi Aritmatika
Bilangan Bilangan dan Operasi Aritmatika Kuliah#8 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Bilangan Sebelumnya telah dibahas tentang
Lebih terperinciKuliah#4 TSK205 Sistem Digital - TA 2011/2012. Eko Didik Widianto
Logika Logika Kuliah#4 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Umpan Balik Sebelumnya dibahas tentang implementasi fungsi logika menjadi suatu rangkaian
Lebih terperinciBAB VIII COUNTER (PENCACAH)
EKNIK DIGIAL - COUNER/HAL. BAB VIII COUNER (PENCACAH) Sebuah Flip-flop akan mempunyai dua keadaan yaitu keadaan reset (Q = ) dan set (Q = ). Sehingga untuk sederetan n buah FF akan mempunyai 2 keadaan
Lebih terperinciKuliah#4 TKC205 Sistem Digital - TA 2013/2014. Eko Didik Widianto
Logika Logika Kuliah#4 TKC205 Sistem Digital - TA 2013/2014 Eko Didik Sistem Komputer - Universitas Diponegoro http://didik.blog.undip.ac.id 1 Umpan Balik Sebelumnya dibahas tentang implementasi fungsi
Lebih terperinciRangkaian Kombinasional
Eko Didik Widianto (didik@undip.ac.id) Sistem Komputer - Universitas Diponegoro @2011 eko didik widianto (http://didik.blog.undip.ac.id) TSK205 Sistem Digital - Siskom Undip 1 / 18 Review Kuliah Di kuliah
Lebih terperinciBAB VIII REGISTER DAN COUNTER
BAB VIII REGISTER DAN OUNTER 8.1 Register Dalam elektronika digital seringkali diperlukan penyimpan data sementara sebelum data diolah lebih lanjut. Elemen penyimpan dasar adalah flip-flop. Setiap flip-flop
Lebih terperinciRENCANA PEMBELAJARAN SEMESTER (RPS)
RENCANA PEMBELAJARAN SEMESTER (RPS) CSG2F3 SISTEM LOGIKA DIGITAL Disusun oleh: Erwid M. Jadied PROGRAM STUDI TEKNIK INFORMATIKA FAKULTAS INFORMATIKA UNIVERSITAS TELKOM LEMBAR PENGESAHAN Rencana Pembelajaran
Lebih terperinciR ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL
R ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu Rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinci1. FLIP-FLOP. 1. RS Flip-Flop. 2. CRS Flip-Flop. 3. D Flip-Flop. 4. T Flip-Flop. 5. J-K Flip-Flop. ad 1. RS Flip-Flop
1. FLIP-FLOP Flip-flop adalah keluarga Multivibrator yang mempunyai dua keadaaan stabil atau disebut Bistobil Multivibrator. Rangkaian flip-flop mempunyai sifat sekuensial karena sistem kerjanya diatur
Lebih terperinciTSK205 Sistem Digital. Eko Didik Widianto
TSK205 Sistem Digital Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Di kuliah sebelumnya dibahas tentang representasi bilangan, operasi aritmatika (penjumlahan dan pengurangan),
Lebih terperinciSATUAN ACARA PERKULIAHAN Mata Kuliah : Rangkaian Digital A
SATUAN ACARA PERKULIAHAN Mata Kuliah : Rangkaian Digital A Proses Belajar Mengajar Media : Evaluasi : Dosen : Menjelaskan, Memberi contoh, Diskusi, Memberi tugas * Papan Tulis * Hasil Test Mahasiswa :
Lebih terperinciFLIP-FLOP (BISTABIL)
FLIP-FLOP (BISTABIL) Rangkaian sekuensial adalah suatu sistem digital yang keadaan keluarannya pada suatu saat ditentukan oleh : 1. keadaan masukannya pada saat itu, dan 2. keadaan masukan dan/atau keluaran
Lebih terperinciBAB I PENDAHULUAN. 1.2 Rumusan Masalah 1. Apa pengertian Counter? 2. Apa saja macam-macam Counter? 3. Apa saja fungsi Counter?
BAB I PENDAHULUAN 1.1 Latar Belakang Sebelum melakukan percobaan, ada baiknya kita mempelajari serta memahami setiap percobaan yang akan kita lakukan. Tanpa disadari dalam membuat suatu makalah kita pasti
Lebih terperinciSATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A
SATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A Proses Belajar Mengajar Media : Evaluasi : Dosen : Menjelaskan, Memberi contoh, Diskusi, Memberi tugas * Papan Tulis * Hasil Test Mahasiswa : Mendengarkan,
Lebih terperinciKATA PENGANTAR. Depok, Oktober 2004 Penyusun
KATA PENGANTAR Modul Perancangan Sistem Digital menggunakan Simulator Xilinx Foundation F2.1i ini ditujukan bagi peserta kursus satu minggu dengan judul yang sama yang diselenggarakan oleh Universitas
Lebih terperinciRepresentasi Bilangan Digital (Bagian 2)
(Bagian 2) Kuliah#10 TKC-205 Sistem Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ 1 Preview Kuliah Rangkaian
Lebih terperinciABSTRAK. Kata Kunci : Counter, Counter Asinkron, Clock
ABSTRAK Counter (pencacah) adalah alat rangkaian digital yang berfungsi menghitung banyaknya pulsa clock atau juga berfungsi sebagai pembagi frekuensi, pembangkit kode biner Gray. Pada counter asinkron,
Lebih terperinciSATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A Kode : KK
SATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A Kode : KK-045329 Proses Belajar Mengajar Media : Evaluasi : Dosen : Menjelaskan, Memberi contoh, Diskusi, Memberi tugas * Papan Tulis * Hasil Test
Lebih terperinciAplikasi Teori Graf pada State Diagram
plikasi Teori Graf pada State Diagram dhitya Ramadhanus 3532 Program Studi Teknik Informatika Sekolah Teknik Elektro dan Informatika Institut Teknologi andung, Jl. Ganesha andung 432, Indonesia 3532@std.stei.itb.ac.id
Lebih terperinciGambar 1.1. Rangkaian Sekuensial
Pertemuan ke BAB I Rangkaian Sekuensial () Deskripsi Pada bab ini akan dibahas tentang karakteristik rangkaian sekuensial dan, tabel karakteristik, dan tabel eksitasinya. Manfaat Memberikan kompetensi
Lebih terperinci6. Rangkaian Logika Kombinasional dan Sequensial 6.1. Rangkaian Logika Kombinasional Enkoder
6. Rangkaian Logika Kombinasional dan Sequensial Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciGARIS-GARIS BESAR PROGRAM PERKULIAHAN (GBPP)
GARIS-GARIS BESAR PROGRAM PERKULIAHAN (GBPP) Matakuliah : Sistem Digital Lanjut Kde : TKC305 Teri : 2 sks Praktikum : 1 sks Deskripsi Matakuliah Standar Kmpetensi Prgram Studi : TKC305 Sistem Digital Lanjut
Lebih terperinci9 ANALISIS RANGKAIAN BERURUT
9 NLISIS RNGKIN ERURUT Seperti telah disebutkan dalam bab sebelumnya, selain oleh sinyal-sinyal masukan, keluaran rangkaian berurut (sequential) pada suatu saat juga ditentukan oleh keadaan keluarannya
Lebih terperinci=== PENCACAH dan REGISTER ===
=== PENCACAH dan REGISTER === Pencacah Pencacah adalah sebuah register yang mampu menghitung jumlah pulsa detak yang masuk melalui masukan detaknya, karena itu pencacah membutuhkan karakteristik memori
Lebih terperinciLatihan 19 Maret 2013
Arsitektur Komputer Latihan 19 Maret 2013 Nama : Neige Devi Samyono (55412277) Shekar Denanda (56412970) Kelas : 2IA15 Tahun : 2013/2014 Mata Kuliah : Arsitektur Komputer Dosen : Fauziah S.Kom JURUSAN
Lebih terperinciMODUL 6 PROYEK PERANCANGAN RANGKAIAN DIGITAL: STOPWATCH DIGITAL
MODUL 6 PROYEK PERANCANGAN RANGKAIAN DIGITAL: STOPWATCH DIGITAL Muhammad Wildan Gifari (13211061) Ferry Hermawan (13211062) Asisten: Nirmala Twinta Tanggal Percobaan: 5/12/2012 EL2195-Sistem Digital Laboratorium
Lebih terperinciGerbang logika dasar: AND, OR, NOT, NAND dan NOR
K O N S E P R A N G K A I A N L O G I K A 1 Sistem digital dapat dimodelkan ke dalam rangkaian logika. Rangkaian logika ini mempunyai satu atau lebih masukan dan satu atau/lebih keluaran. Rangkaian logika
Lebih terperinciRepresentasi Bilangan dan Operasi Aritmatika
Bilangan Bilangan dan Operasi Aritmatika Kuliah#8 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Bilangan Sebelumnya telah dibahas tentang
Lebih terperinci