IP Core Design Rangkaian Sekuensial dan Kombinasional
|
|
- Doddy Budiono
- 6 tahun lalu
- Tontonan:
Transkripsi
1 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei IP Core Design Rangkaian Sekuensial dan Kombinasional Tatyantoro Andrasto Jurusan Teknik Elektro, Universitas Negeri Semarang Abstract: Pada proses perancangan rangkaian terintegrasi secara digital dilakukan melalui beberapa tahap. Yang pertama dilakukan adalah mereview kepada desain rangkaian diskrit sesuai dengan karakteristik yang dikehaki. Kemudian melakukan proses pembuatan IP Core untuk masing-masing modul (blok) dengan menggunakan VHDL sehingga apabila terjadi kesalahan mudah melacaknya. Apabila sudah dianggap benar kemudian dibuat test bench agar dapat dilakukan proses simulasi untuk hasil rancangan IP Core tersebut. Kemudian dilakukan simulasi menggunakan FPGA Advantage agar dapat diketahui apakah untuk masing-masing input dan output bekerja dengan benar. Hasil dari eksperimen ini adalah IP Core untuk rangkaian SR Flip- Flop, JK Flip-Flop, D Flip-Flop, Edge Triggered D Flip-Flop, 8 Bit Ripple Carry Adder, 8 Bit Carry Look Ahead Adder, 3 to 8 Decoder, 8 to 1 Selector dan 8 to 3 Priority Encoder beserta dengan tes bench nya. Key word : test bench, FPGA, IP core 1. Pahuluan Flip-flop adalah rangkaian digital yang digunakan untuk menyimpan satu bit secara semi permanen sampai ada suatu perintah untuk menghapus atau mengganti isi dari bit yang disimpan. Prinsip dasar dari flipflop adalah suatu komponen elektronika dasar seperti transistor, resistor dan dioda yang dirangkai menjadi suatu gerbang logika yang dapat bekerja secara sekuensial. HA dan FA hanya dirancang untuk menjumlahkan dua masukan yang masingmasing 1 bit. Dengan menyusun n-buah FA secara paralel, kita dapat menjumlahkan n bit bilangan. Konstruksinya sangat sederhana, tinggal menghubungkan CARRY OUT dari bit yang lebih rah ke CARRY IN pada bit yang lebih tinggi, dan seterusnya. Pada kenyataannya, paralel adder lebih sering diimplementasikan dengan n buah modul Paralel Adder yang lebih kecil dari pada dibangun dari Full Adder. Sistem ini mempunyai satu kelemahan. Jika jumlah bit terlalu banyak (otomatis jumlah FA akan banyak), maka CARRY akan merambat dari satu FA ke FA lainnya, sehingga FA yang terakhir akan menghasilkan CARRY jauh lebih lambat dari FA pertama (ripple carry effect). Ini menjadi masalah jika rangkaian seperti ini diterapkan dalam sistem yang bekerja dengan kecepatan tinggi, misalnya dalam ALU pada CPU. Solusi untuk mengatasi masalah ini, diantaranya adalah perbaikan yang disebut LOOK-AHEAD CARRY ADDER serta CARRY SAVE ADDER. PARALEL ADDER atau RIPPLE-CARRY ADDER hanya efektif untuk aplikasi yang memerlukan penjumlahan sampai dengan 16 bit pada kecepatan menengah dan tinggi Look Ahead Carry Adder Ide Look Ahead Carry Adder (LAC-Adder) pada dasarnya adalah mengurangi proses perambatan CARRY yang dilakukan secara cascade pada n-bit PARALEL ADDER. Pada LAC ADDER, dibuat rangkaian carry khusus untuk setiap FA, sehingga proses perambatan CARRY-nya praktis sama atau tidak terlalu jauh berbeda antar slice yang berbeda posisinya. Kombinasi Cn, An, dan Bn yang dapat menghasilkan Carry out. Dari empat kemungkinan tersebut dapat kita identifikasikan bahwa terdapat Carry yang diakibatkan oleh saluran A dan B (CARRY GENERATE) dan Carry yang diakibatkan oleh adanya Cin (CARRY PROPAGATE).
2 66 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei 2010 Bandingkan dengan PARALEL ADDER yang carry-nya hanya berasal dari satu tahap sebelumnya saja. Berdasarkan persamaan-persamaan tersebut kita dapat merancang ulang FA sehingga memiliki keluaran P (propagate) dan G (generate). Disamping kelebihannya, LAC-Adder memiliki beberapa kelemahan sebagai berikut : Rangkaian pembangkit CARRY untuk setiap tahap FA berbeda. Rangkaian pembangkit CARRY untuk setiap tahap berubah semakin kompleks untuk bit yang lebih tinggi. Sistem ini dapat juga disusun secara cascade, misalnya 3 modul 4-bit LAC ADDER disusun membentuk 12 bit LAC ADDER Carry Save Adder Kebutuhan penjumlahan biner kadangkadang tidak melibatkan hanya dua bilangan, tetapi bisa sejumlah bilangan dan ingin dijumlahkan bersamaan secara simultan. Untuk melakukan hal tersebut dapat digunakan fast ADDER yang disebut CARRY SAVE ADDER (CSA). CSA merupakan salah satu alternatif untuk implementasi ADDER berkecepatan tinggi tanpa dihadapkan pada masalah perambatan CARRY. CSA mempunyai struktur matriks yang sederhana dan teratur, sehingga dengan mudah dikembangkan untuk menangani jumlah bit atau jumlah bilangan yang lebih besar. Algoritma CSA dapat dinyatakan sebagai berikut : Jumlahkan bit-bit yang ingin dijumlahkan tanpa menghiraukan CARRY, kemudian jumlahkan hasilnya dengan CARRY yang sudah digeser satu posisi. 2. Pembahasan 2.1. Sequential Design Master Slave S R Flip-Flop Skematik Master Slave SR Flip Flop : Tabel input output SR Flip-Flop : Listing HDL : module MSSRFF (S, R, Clk, Q, Qn); input S, R, Clk; output Q, Qn; wire OutSRFF, OutSRFFn, Clkn; assign Clkn =! Clk; SRFF SRFF1 (S, R, Clk, OutSRFF, OutSRFFn); SRFF SRFF2 (OutSRFF, OutSRFFn, Clkn, Q, Qn); module SRFF (S, R, C, Q, Qn); input S, R, C; output Q, Qn; reg Q; (S or R or C) if (C) case ({S,R}) 0 : Q = Q; //no change 1 : Q = 0; //reset 2 : Q = 1; //set case else ; assign Qn =! Q; Test bench yang digunakan : module testmssrff(); wire Q, Qn; MSSRFF MSSRFF1 (S, R, Clk, Q, Qn);
3 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei Clk = 0; S = 0; R = 1; always #50 Clk =! Clk; #175 S = 0; R = 0; #200 S = 1; R = 0; #200 S = 1; R = 1; #100 ; Hasil Simulasi : Master Slave JK Flip-Flop Skematik Master Slave JK Flip Flop: OutSRFF, OutSRFFn); SRFF SRFF2 (OutSRFF, OutSRFFn, Clkn, Q, Qn); module SRFF (S, R, C, Q, Qn); input S, R, C; output Q, Qn; reg Q, Qn; (S or R or C) if (C) case ({S,R}) 0 : Q = Q; //no change 1 : Q = 0; //reset 2 : Q = 1; //set case else ; assign Qn =! Q; Test bench : module testmsjkff(); // Internal reg J, K, Clk; wire Q, Qn; MSSRFF MSJKFF1 (J, K, Clk, Q, Qn); Clk = 0; J = 0; K = 1; always #50 Clk =! Clk; SR Flip-Flop didefinisikan seperti pada SR Flip-Flop pada Master Slave SR Flip-Flop HDL Listing : module MSJKFF (J, K, Clk, Q, Qn); input J, K, Clk; output Q, Qn; wire OutSRFF, OutSRFFn, Clkn, OutAnd1, OutAnd2; #175 J = 0; K = 0; #200 J = 1; K = 0; #200 J = 1; K = 1; #100 ; assign Clkn =! Clk; assign OutAnd1 = J & Qn; assign OutAnd2 = K & Q; SRFF SRFF1 (OutAnd1, OutAnd2, Clk,
4 68 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei Master Slave D Flip-Flop Skematik master slave D Flip Flop : #85 D = 1; #15 D = 0; #120 D = 1; #25 D = 0; #200; Hasil Simulasi : HDL Listing : module MSDFF (D,Clk,Q); input D,Clk; output Q; wire OutDff1; wire Clkn; assign Clkn =! Clk; DFF_RISE DFF_RISE1 (D, Clk, OutDff1); DFF_FALL DFF_FALL1 (OutDff1, Clkn, Q); module DFF_FALL (D,Clk,Q); input D,Clk; output Q; reg Q; (negedge Clk) Q <= D; module DFF_RISE (D,Clk,Q); input D,Clk; output Q; reg Q; (posedge Clk) Q <= D; module TesMSDFF (); reg D, Clk; wire Q; MSDFF MSDFF1 (D,Clk,Q); Clk = 0; D = 0; always #50 Clk =! Clk; #225 D = 1; #200 D = 0; Edge Triggered D Flip-Flop Skematik Edge triggered D Flip Flop HDL Listing : module ET_DFF (D,Clk,Q); input D,Clk; output Q; reg Q; (posedge Clk or negedge Clk) Q <= D; Test Bench : module TesETDFF (); reg D, Clk; wire Q; ET_DFF ET_DFF1 (D,Clk,Q); Clk = 0; D = 0; always #50 Clk =! Clk; #225 D = 1; #200 D = 0; #85 D = 1; #15 D = 0; #120 D = 1; #25 D = 0;
5 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei #200; Hasil Simulasi : 2.2. Combinational Design Bit Ripple Carry Adder Truth Table dari Full Adder: Skematik Full Adder : Skematik 8 Bit RCA Listing HDL Ripple Carry Adder: // 8 bit Ripple Carry Adder module RippleCarryAdder8 (Cin,A,B,Sum); input Cin; input [7:0] A,B; output [8:0] Sum; wire Cout1,Cout2,Cout3,Cout4,Cout5,Cout6, Cout7; FullAdd FullAdd1 (A[0], B[0], Cin, Sum[0], Cout1); FullAdd FullAdd2 (A[1], B[1], Cout1, Sum[1], Cout2); FullAdd FullAdd3 (A[2], B[2], Cout2, Sum[2], Cout3); FullAdd FullAdd4 (A[3], B[3], Cout3, Sum[3], Cout4); FullAdd FullAdd5 (A[4], B[4], Cout4, Sum[4], Cout5); FullAdd FullAdd6 (A[5], B[5], Cout5, Sum[5], Cout6); FullAdd FullAdd7 (A[6], B[6], Cout6, Sum[6], Cout7); FullAdd FullAdd8 (A[7], B[7], Cout7, Sum[7], Sum[8]); //modul Full Adder module FullAdd (A, B, Cin, Sum, Cout); input A, B, Cin; output Sum, Cout; wire AplusB, CoutHA1, CoutHA2; HalfAdd HalfAdd1 (A, B, AplusB, CoutHA1); HalfAdd HalfAdd2 (AplusB, Cin, Sum, CoutHA2); assign Cout = CoutHA1 CoutHA2; //modul Half Adder module HalfAdd (A, B, Sum, Cout); input A, B; output Sum, Cout; assign Sum = A ^ B; assign Cout = A & B; Test bench : module testrca8bit(); // Internal Declarations reg [7:0] A, B; reg Cin; wire [8:0] Sum; RippleCarryAdder8 RCA8bit (Cin,A,B,Sum);
6 70 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei 2010 Cin = 0;A = 0;B = 0; #100 A = 8;Cin = 0;B = 0; #100 A = 6;Cin = 0;B = 2; #100 A = 0;Cin = 1;B = 9; End Endmodule Hasil simulasi 3 operasi penjumlahan : Bit Carry Look Ahead Adder Skematik 4 Bit Carry Look Ahead Adder Skematik 8 Bit Carry Look Ahead Adder yang dibentuk dari 2 buah 4 bit Look Ahead Carry Adder dan rangkaian LAC generate : HDL Listing 8 bit Carry Look Ahead Adder: // 8 bit Look Ahead Carry Adder module LookAheadCarryAdder8 (Cin, A, B, S); input Cin; input [7:0] A,B; output [8:0] S; wire G1, G2, P2, P1, OutOr1; LookAheadCarryAdder4 LACA1 (Cin, A[3:0], B[3:0], S[3:0], P1, G1); LookAheadCarryAdder4 LACA2 (OutOr1, A[7:4], B[7:4], S[7:4], P2, G2); assign OutOr1 = (P1 & Cin) G1; assign S[8] = (P2 & G1) (P2 & P1 & Cin) G2; // 4 bit Look Ahead Carry Adder module LookAheadCarryAdder4 (Cin, A, B, S, Pm, Gm); input Cin; input [3:0] A,B; output [3:0] S; output Pm, Gm; wire C1, C2, C3; wire [2:0] P, G; assign C1 = G[0] (P[0] & Cin); assign C2 = G[1] (P[1] & G[0]) (P[1] & P[0] & Cin); assign C3 = G[2] (P[2] & G[1]) (P[2] & G[1] & G[0] & Cin); FullAdder FullAdder1 (Cin, A[0], B[0], S[0], P[0], G[0]); FullAdder FullAdder2 (C1, A[1], B[1], S[1], P[1], G[1]); FullAdder FullAdder3 (C2, A[2], B[2], S[2], P[2], G[2]); FullAdder FullAdder4 (C3, A[3], B[3], S[3], Pm, Gm); //modul Full Adder module FullAdder (Cin, A, B, S, P, G); input Cin, A, B; output S, P, G; assign G = A & B; assign P = A ^ B; assign S = P ^ Cin; module TestLACA8bit1(); // Internal Declarations reg Cin; reg [7:0] A, B; wire [8:0] S; LookAheadCarryAdder8 LACA1 (Cin, A, B, S); Cin = 0; A = 0; B = 0;
7 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei #100 A = 8; Cin = 0; B = 0; #100 A = 6; Cin = 0; B = 2; #100 A = 0; Cin = 1; B = 9; Hasil Simulasi : Decoder3to8 Dec3to8 (A, Y); A = 0; #100 A = 2; #100 A = 5; #100 A = 7; Hasil simulasi : To 8 Decoder Truth table 3 to 8 Decoder: To 1 Selector Truth table 8 to 1 selector : Listing HDL 3 to 8 decoder : // 3 to 8 decoder module Decoder3to8 (A, Y); input [2:0] A; output [7:0] Y; reg [7:0] Y; case (A) 0 : Y = 8'b ; 1 : Y = 8'b ; 2 : Y = 8'b ; 3 : Y = 8'b ; 4 : Y = 8'b ; 5 : Y = 8'b ; 6 : Y = 8'b ; 7 : Y = 8'b ; default : Y = 8'b X; case Testbench : module test3to8decoder1(); // Internal Declarations reg [2:0] A; wire [7:0] Y; HDL Listing 8 to 1 Selector : // 8 to 1 selector module Selector8to1 (Sel, A0, A1, A2, A3, A4, A5, A6, A7, Y); input [2:0] Sel; input A0, A1, A2, A3, A4, A5, A6, A7; output Y; reg Y; or A0 or A1 or A2 or A3 or A4 or A5 or A6 or A7) case (Sel) 0 : Y = A0; 1 : Y = A1; 2 : Y = A2; 3 : Y = A3; 4 : Y = A4; 5 : Y = A5; 6 : Y = A6; 7 : Y = A7; default : Y = A0; case Test bench : module test8to1sel1(); // Internal Declarations
8 72 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei 2010 reg [2:0] Sel; reg A0, A1, A2, A3, A4, A5, A6, A7; wire Y; Selector8to1 Sel8to1 (Sel, A0, A1, A2, A3, A4, A5, A6, A7, Y); A0 = 0; A1 = 0; A2 = 0; A3 = 0; A4 = 1; A5 = 1; A6 = 1; A7 = 1; #100 Sel = 1; #100 Sel = 7; #100 Sel = 3; #100 Sel = 6; Hasil simulasi dengan 4 input berbeda : To 3 Priority Encoder default : EnOut = 0; Y = 3'b X; case Test bench yang digunakan : module TestPrioEnc8to3 (); // Internal Declarations reg [7:0] A; wire EnOut; wire [2:0] Y; PrioEnc8to3 PrioEnc8to3a (A, EnOut, Y); A = 0; #100 A = 1; #100 A = 7; #100 A = 3; #100 A = 6; Hasil simulasi dengan 5 input berbeda: Truth table: 3. Penutup Listing HDL dengan verilog : // 8 to 3 Priority Encoder module PrioEnc8to3 (A, EnOut, Y); input [7:0] A; output EnOut; output [2:0] Y; reg EnOut; reg [2:0] Y; EnOut = 1; casex (A) 8'b 1XXXXXXX : Y = 7; 8'b 01XXXXXX : Y = 6; 8'b 001XXXXX : Y = 5; 8'b 0001XXXX : Y = 4; 8'b 00001XXX : Y = 3; 8'b XX : Y = 2; 8'b X : Y = 1; 8'b : Y = 0; Simpulan Berdasarkan pada eksperimen di atas telah berhasil dibuat rangkaian kombinasional dan sekuensial dalam bentuk IP Core beserta dengan test banch-nya sehingga dapat dilakukan proses simulasi dengan menggunakan FPGA Advantage 5. Semua devais berfungsi sesuai dengan komponen diskritnya. Daftar Pustaka Smith, Douglas J., HDL Chip Design, ISBN , Doone Publications, Smith, Michael J. S., Application-Specific Integrated Circuit, ISBN , Addison-Wesley VLSI Systems Series, Tutorial FPGA Adv 5.2, Mentor Graphics
9 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei Weste, N. H. E., and K. Eshraghian.. Principles of CMOS VLSI Design: A Systems Perspective. 2nd ed. Reading, MA: Addison-Wesley, 713 p. ISBN TK7874.W46. Concentrates on full-custom design., Glasser, L. A., and D.W. Dobberpuhl. The Design and Analysis of VLSI Circuits. Reading, MA: Addison-Wesley, 473 p. ISBN TK7874.G573. Detailed analysis of circuits, but largely nmos., Mead, C. A., and L. A. Conway., Introduction to VLSI Systems. Reading, MA: Addison-Wesley, 396 p. ISBN TK7874.M
10 74 Jurnal Kompetensi Teknik Vol.1, No. 2, Mei 2010
RANGKAIAN D FLIP-FLOP (Tugas Matakuliah Sistem Digital) Oleh Mujiono Afrida Hafizhatul ulum
RANGKAIAN D FLIP-FLOP (Tugas Matakuliah Sistem Digital) Oleh Mujiono Afrida Hafizhatul ulum JURUSAN FISIKA FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM UNIVERSITAS LAMPUNG 2013 FLIP FLOP D BESERTA CONTOH
Lebih terperinciSistem. Bab 6: Combinational 09/01/2018. Bagian
Sistem ab 6: Combinational Prio Handoko, S. Kom., M.T.I. agian Capaian Pembelajaran Mahasiswa mampu menjelaskan prinsip kerja rangkaian logika kombinasional ADDER, SUSTRACTOR. Mahasiswa mampu menjelaskan
Lebih terperinciTSK505 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TSK505 - Sistem Digital Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar
Lebih terperinciPENGARUH SIFAT INVERSI PENJUMLAH TERHADAP KINERJA PENJUMLAH COMPLEMENTARY METAL OXIDE
Engelin SJ Pengaruh Sifat Inversi. PENGARUH SIFAT INVERSI PENJUMLAH TERHADAP KINERJA PENJUMLAH COMPLEMENTARY METAL OXIDE (CMOS) STATIK 4-BIT Engelin Shintadewi Julian 1) 1) Department of Electrical Engineering,
Lebih terperincidan Flip-flop TSK505 - Sistem Digital Lanjut Eko Didik Widianto Teknik Sistem Komputer - Universitas Diponegoro Elemen Rangkaian Sekuensial: Latch
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2011,Eko Didik Widianto Elemen Rangkaian Sekuensial: Latch dan Flip-flop TSK505 - Sistem Digital Lanjut Rangkaian Sekuensial Latch Flip-flop Eko Didik
Lebih terperinciReview Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TKC305 - Sistem Lanjut Desain Eko Didik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar HDL
Lebih terperinciLAB #4 RANGKAIAN LOGIKA SEKUENSIAL
LAB #4 RANGKAIAN LOGIKA SEKUENSIAL TUJUAN 1. Untuk mempelajari bagaimana dasar rangkaian logika sekuensial bekerja 2. Untuk menguji dan menyelidiki pengoperasian berbagai Latch dan sirkuit Flip- Flop PENDAHULUAN
Lebih terperinciPERBANDINGAN KINERJA ADDER DENGAN TOPOLOGI MCC, CLA, DAN RCA 16-BIT DENGAN TEKNOLOGI 180NM MENGGUNAKAN SOFTWARE ELECTRIC
PERBANDINGAN KINERJA ADDER DENGAN TOPOLOGI MCC, CLA, DAN RCA 16-BIT DENGAN TEKNOLOGI 180NM MENGGUNAKAN SOFTWARE ELECTRIC Okthavianus Bayu Pamungkas *), Munawar Agus Riyadi, and Maman Somantri Departemen
Lebih terperinci=== PERANCANGAN RANGKAIAN SEKUENSIAL ===
=== PERANCANGAN RANGKAIAN SEKUENSIAL === Rangkaian Sekuensial, adalah rangkaian logika yang keadaan keluarannya dipengaruhi oleh kondisi masukan dan kondisi rangkaian saat itu. Variabel Masukan Keadaan
Lebih terperinciuntuk ASIC tinggi, algoritma harus diverifikasi dan dioptimalkan sebelum implementasi. Namun dengan berkembangnya teknologi VLSI, implementasi perangk
IMPLEMENTASI SERIAL MULTIPLIERS 8 BIT KE DALAM IC FPGA SEBAGAI PENDUKUNG PERCEPATAN OPERASI PERKALIAN DALAM KOMPRESI CITRA Drs. Lingga Hermanto, MMSi 1 Iman Ilmawan Muharam 2 1. Dosen Universitas Gunadarma
Lebih terperinciLEMBAR TUGAS MAHASISWA ( LTM )
LEMBAR TUGAS MAHASISWA ( LTM ) RANGKAIAN DIGITAL Program Studi Teknik Komputer Jenjang Pendidikan Program Diploma III Tahun AMIK BSI NIM NAMA KELAS :. :.. :. Akademi Manajemen Informatika dan Komputer
Lebih terperinciPerancangan Rangkaian Digital, Adder, Substractor, Multiplier, Divider
Perancangan Rangkaian Digital, Adder, Substractor, Multiplier, Divider Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom
Lebih terperinci1. FLIP-FLOP. 1. RS Flip-Flop. 2. CRS Flip-Flop. 3. D Flip-Flop. 4. T Flip-Flop. 5. J-K Flip-Flop. ad 1. RS Flip-Flop
1. FLIP-FLOP Flip-flop adalah keluarga Multivibrator yang mempunyai dua keadaaan stabil atau disebut Bistobil Multivibrator. Rangkaian flip-flop mempunyai sifat sekuensial karena sistem kerjanya diatur
Lebih terperinciKuliah#11 TKC205 Sistem Digital. Eko Didik Widianto. 11 Maret 2017
Kuliah#11 TKC205 Sistem Digital Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ 1 Review Kuliah Di kuliah sebelumnya
Lebih terperinciRangkaian Kombinasional
9/9/25 Tahun Akademik 25/26 Semester I DIGB3 Konfigurasi Perangkat Keras Komputer Rangkaian Kombinasional Mohamad Dani (MHM) E-mail: mohamaddani@gmailcom Hanya dipergunakan untuk kepentingan pengajaran
Lebih terperinciLaboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB
MODUL 2 PENGENALAN DESAIN MENGGUNAKAN FPGA Iskandar Setiadi (13511073) Asisten: Alfian Abdi / 13208044 Tanggal Percobaan: 01/10/2012 EL2195-Praktikum Sistem Digital Laboratorium Dasar Teknik Elektro -
Lebih terperinciBAB I PENDAHULUAN BAB I PENDAHULUAN. 1.1 Latar Belakang
1 BAB I PENDAHULUAN 1.1 Latar Belakang Sistem digital merupakan salah satu sistem yang digunakan dalam pemrosesan sinyal atau data. Sebelum dimulainya era digital, pemrosesan sinyal atau data dilakukan
Lebih terperinciArsitektur Komputer. Rangkaian Logika Kombinasional & Sekuensial
Arsitektur Komputer Rangkaian Logika Kombinasional & Sekuensial 1 Rangkaian Logika Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu : Rangkaian Kombinasional adalah rangkaian yang kondisi
Lebih terperinciLAPORAN PENDAHULUAN PRAKTIKUM SISTEM DIGITAL MODUL II RANGKAIAN SEQUENTIAL
LAPORAN PENDAHULUAN PRAKTIKUM SISTEM DIGITAL MODUL II RANGKAIAN SEQUENTIAL LABORATORIUM ARSITEKTUR DAN JARINGAN KOMPUTER JURUSAN TEKNIK INFORMATIKA FAKULTAS TEKNOLOGI INFORMASI INSTITUT TEKNOLOGI SEPULUH
Lebih terperinciRANGKAIAN PEMBANDING DAN PENJUMLAH
RANGKAIAN PEMBANDING DAN PENJUMLAH Gerbang-gerbang logika digunakan dalam peralatan digital dan sistem informasi digital untuk : a. mengendalikan aliran informasi, b. menyandi maupun menerjemahkan sandi
Lebih terperinciBAHASA PEMROGRAMAN VHDL
BAHASA PEMROGRAMAN VHDL - Hardware Description Language (HDL) adalah bahasa yang dapat digunakan untuk mendeskripsikan sebuah sistim digital, misal, sebuah komputer atau komponen dari komputer - Ada 2
Lebih terperinciR ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL
R ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu Rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciBAB I : APLIKASI GERBANG LOGIKA
BAB I : APLIKASI GERBANG LOGIKA Salah satu jenis IC dekoder yang umum di pakai adalah 74138, karena IC ini mempunyai 3 input biner dan 8 output line, di mana nilai output adalah 1 untuk salah satu dari
Lebih terperinciField Programmable Gate Array (FPGA) merupakan perangkat keras yang nantinya akan digunakan untuk mengimplementasikan perangkat lunak yang telah diran
DISAIN DAN IMPLEMENTASI FULL ADDER DAN FULL SUBSTRACTOR SERIAL DATA KEDALAM IC FPGA SEBAGAI PERCEPATAN PERKALIAN MATRIKS DALAM OPERASI CITRA Drs. Lingga Hermanto, MM,. MMSI., 1 Shandi Aji Pusghiyanto 2
Lebih terperinciMULTIPLEKSER BERBASIS PROGRAMMABLE LOGIC DEVICE (PLD)
MULTIPLEKSER BERBASIS PROGRAMMABLE LOGIC DEVICE (PLD) Oleh Muhammad Irmansyah Staf Pengajar Teknik Elektro Politeknik Negeri Padang ABSTRACT In middle 1990, electronics industry had the evolution of personal
Lebih terperinciadalah frekuensi detak masukan mula-mula, sehingga membentuk rangkaian
Pertemuan ke 2 1 BAB I Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang aplikasi elemen flip-flop pada counter dan register serta clock mode, pulse mode, dan level mode. Manfaat Memberikan
Lebih terperinciSATUAN ACARA PERKULIAHAN Mata Kuliah : Rangkaian Digital A
SATUAN ACARA PERKULIAHAN Mata Kuliah : Rangkaian Digital A Proses Belajar Mengajar Media : Evaluasi : Dosen : Menjelaskan, Memberi contoh, Diskusi, Memberi tugas * Papan Tulis * Hasil Test Mahasiswa :
Lebih terperinciDCH1B3 Konfigurasi Perangkat Keras Komputer
/26/26 DCHB3 Konfigurasi Perangkat Keras Komputer Desain Rangkaian Logika Kombinasional /26/26 DCHB3 Konfigurasi Perangkat Keras Komputer /26/26 Inti pembelajaran Bisa merealisasikan persamaan Boolean
Lebih terperinciSATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A
SATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A Proses Belajar Mengajar Media : Evaluasi : Dosen : Menjelaskan, Memberi contoh, Diskusi, Memberi tugas * Papan Tulis * Hasil Test Mahasiswa : Mendengarkan,
Lebih terperinciLanjutan. Rangkaian Logika. Gambar Rangkaian Logika
IX. RANGKAIAN LOGIKA KOMINASIONAL A. PENDAHULUAN - Suatu rangkaian diklasifikasikan sebagai kombinasional jika memiliki sifat yaitu keluarannya ditentukan hanya oleh masukkan eksternal saja. - Suatu rangkaian
Lebih terperinciSATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A Kode : KK
SATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A Kode : KK-045329 Proses Belajar Mengajar Media : Evaluasi : Dosen : Menjelaskan, Memberi contoh, Diskusi, Memberi tugas * Papan Tulis * Hasil Test
Lebih terperinciDEKODER BINER KE DESIMAL BERBASIS PROGRAMMABLE LOGIC DEVICE (PLD)
DEKODER BINER KE DESIMAL BERBASIS PROGRAMMABLE LOGIC DEVICE (PLD) ISSN:2085-6989 Oleh: Muhammad Irmansyah Jurusan Teknik Elektro Politeknik Negeri Padang Kampus Unand Limau Manis Padang ABSTRACT In middle
Lebih terperinciPERCOBAAN 8. RANGKAIAN ARITMETIKA DIGITAL DASAR
PERCOBAAN 8. TUJUAN: Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu Memahami rangkaian aritmetika digital : adder dan subtractor Mendisain rangkaian adder dan subtractor (Half dan Full)
Lebih terperinciLAPORAN PRAKTIKUM DIGITAL
LAPORAN PRAKTIKUM DIGITAL NOMOR PERCOBAAN : 10 JUDUL PERCOBAAN : Half / Full Adder, Adder Subtractor KELAS / GROUP : Telkom 2-A / 6 NAMA PRAKTIKAN : 1. Nur Aminah (Penanggung Jawab) 2. M. Aditya Prasetyadin
Lebih terperinciPENDAHULUAN SISTEM DIGITAL
PENDAHULUAN SISTEM DIGITAL a. Representation of Logic Function Sejarah sampai terbentuknya Logic function Pada awalnya saat ingin membuat suatu rangkaian, komponen-komponen yang ada harus dirangkai, kemudian
Lebih terperinciLatihan 19 Maret 2013
Arsitektur Komputer Latihan 19 Maret 2013 Nama : Neige Devi Samyono (55412277) Shekar Denanda (56412970) Kelas : 2IA15 Tahun : 2013/2014 Mata Kuliah : Arsitektur Komputer Dosen : Fauziah S.Kom JURUSAN
Lebih terperinciMAKALAH TEKNIK DIGITAL RANGKAIAN FLIP-FLOP DASAR
MAKALAH TEKNIK DIGITAL RANGKAIAN FLIP-FLOP DASAR DISUSUN OLEH : Rendy Andriyanto (14102035) Sania Ulfa Nurfalah (14102039) LABORATORIUM TEKNIK ELEKTRONIKA DAN TEKNIK DIGITAL SEKOLAH TINGGI TEKNOLOGI TELEMATIKA
Lebih terperinciBAB VII DASAR FLIP-FLOP
89 BAB VII ASAR FLIP-FLOP 1. Pendahuluan Pada bagian sebelumnya telah dibahas tentang rangkaian kombinasional, yang merupakan rangkaian dengan keluaran yang dikendalikan oleh kondisi masukan yang ada.
Lebih terperinciBAB V UNTAI NALAR KOMBINATORIAL
TEKNIK DIGITAL-UNTAI NALAR KOMBINATORIAL/HAL. BAB V UNTAI NALAR KOMBINATORIAL Sistem nalar kombinatorial adalah sistem nalar yang keluaran dari untai nalarnya pada suatu saat hanya tergantung pada harga
Lebih terperincidan Flip-flop TKC Sistem Digital Lanjut Eko Didik Widianto Sistem Komputer - Universitas Diponegoro
Elemen : dan Elemen : dan TKC-305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Tentang Kuliah Sebelumnya dibahas tentang desain blok rangkaian kombinasional beserta HDLnya.
Lebih terperinciDari tabel diatas dapat dibuat persamaan boolean sebagai berikut : Dengan menggunakan peta karnaugh, Cy dapat diserhanakan menjadi : Cy = AB + AC + BC
4. ALU 4.1. ALU (Arithmetic and Logic Unit) Unit Aritmetika dan Logika merupakan bagian pengolah bilangan dari sebuah komputer. Di dalam operasi aritmetika ini sendiri terdiri dari berbagai macam operasi
Lebih terperinciPERANCANGAN MULTIPLIER SEKUENSIAL 8-BIT DENGAN TEKNOLOGI 180NM MENGGUNAKAN PERANGKAT LUNAK ELECTRIC
PERANCANGAN MULTIPLIER SEKUENSIAL 8-BIT DENGAN TEKNOLOGI 180NM MENGGUNAKAN PERANGKAT LUNAK ELECTRIC Brama Yoga Satria *), Munawar Agus Riyadi, and Muhammad Arfan Departemen Teknik Elektro, Universitas
Lebih terperinciPERCOBAAN 3 FLIP FLOP 1
PERCOBAAN 3 FLIP FLOP 3.. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Melakukan analisa rangkaian sekuensial dengan SR Flip-flop Mendisain rangkaian sekuensial dengan SR flip-flop
Lebih terperinciARSITEKTUR FPGA. Veronica Ernita K.
ARSITEKTUR FPGA Veronica Ernita K. Arsitektur Dasar FPGA Antifuse. Fine, Medium, dan Coarse-grained. MUX dan LUT Logic Block. CLB, LAB dan Slices. Fast Carry Chains. Embedded in FPGA. Processor Cores.
Lebih terperinciGerbang NOR, NAND dan XOR. Mahasiswa dapat memahami rangkaian kombinasi gerbang logika NOR, NAND dan XOR.
PRAKTIKUM 1 Gerbang NOR, NAND dan XOR Tujuan Pembelajaran Mahasiswa dapat memahami rangkaian kombinasi gerbang logika NOR, NAND dan XOR. Dasar Teori Gerbang NOR Ekspresi Boolean dari gerbang NOR adalah
Lebih terperinciSistem Digital. Dasar Digital -4- Sistem Digital. Missa Lamsani Hal 1
Sistem Digital Dasar Digital -4- Missa Lamsani Hal 1 Materi SAP Gerbang-gerbang sistem digital sistem logika pada gerbang : Inverter Buffer AND NAND OR NOR EXNOR Rangkaian integrasi digital dan aplikasi
Lebih terperinciHanif Fakhrurroja, MT
Pertemuan 4 Organisasi Komputer Rangkaian Logika Hanif Fakhrurroja, MT PIKSI GANESHA, 2013 Hanif Fakhrurroja @hanifoza hanifoza@gmail.com Agenda 1 Rangkaian Kombinasi 2 Rangkaian Sekuensial/flip-flop Pendahuluan
Lebih terperinciPENDAHULUAN PULSE TRAIN. GATES ELEMEN LOGIKA
LOGIKA MESIN PENDAHULUAN Data dan instruksi ditransmisikan diantara berbagai bagian prosesor atau diantara prosesor dan periperal dgn menggunakan PULSE TRAIN. Berbagai tugas dijalankan dgn cara menyampaikan
Lebih terperinciDesain Rangkaian Aritmatika: Fast Adder
Desain Rangkaian Aritmatika: Fast Adder Eko Didik Widianto (didik@undip.ac.id) Sistem Komputer - Universitas Diponegoro @2011 eko didik widianto (http://didik.blog.undip.ac.id) TSK205 Sistem Digital -
Lebih terperinciBAB VI RANGKAIAN ARITMATIKA
BAB VI RANGKAIAN ARITMATIKA 6.1 Pendahuluan Pada saat ini banyak dihasilkan mesin-mesin berteknologi tinggi seperti komputer atau kalkulator yang mampu melakukan fungsi operasi aritmatik yang cukup kompleks
Lebih terperinciPengenalan VHDL. [Pengenalan VHDL]
Pengenalan VHDL A. Pengenalan Bahasa VHDL VHDL adalah kepanjangan dari VHSIC (Very High Speed Integrated Circuits) Hardware Description Language. Pada pertengahan tahun 1980 Departemen Pertahanan Amerika
Lebih terperinciFLIP-FLOP. FF-SR merupakan dasar dari semua rangkaian flip flop. FF-SR disusun dari dua gerbang NAND atau dua gerbang NOR. Gambar Simbol SR Flip-Flop
FLIP-FLOP FLIP-FLOP merupakan suatu rangkaian yang terdiri sdari dua elemen aktif (Transistor) yang erjanya saling bergantian. Fungsinya adalah sebagai berikut: 1. Menyimpan bilangan biner 2. Mencacah
Lebih terperinciMODUL PRAKTIKUM SISTEM DIGITAL. Oleh : Miftachul Ulum, ST., MT Riza Alfita, ST., MT
MODUL PRAKTIKUM SISTEM DIGITAL Oleh : Miftachul Ulum, ST., MT Riza Alfita, ST., MT PROGRAM STUDI S TEKNIK ELEKTRO FAKULTAS TEKNIK UNIVERSITAS TRUNOJOYO MADURA 23-24 KATA PENGANTAR Puji syukur kami panjatkan
Lebih terperinciPRAKTIKUM TEKNIK DIGITAL
MODUL PRAKTIKUM TEKNIK DIGITAL PROGRAM STUDI S1 TEKNIK INFORMATIKA ST3 TELKOM PURWOKERTO 2015 A. Standar Kompetensi MODUL I ALJABAR BOOLE DAN RANGKAIAN KOMBINASIONAL Mata Kuliah Semester : Praktikum Teknik
Lebih terperinciOutput. Input R.Kombinasi Onal. Flip-Flop. Pulsa Clock. Pulsa Clock
XII. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PENDAHULUAN Input R.Kombinasi Onal Pulsa Clock Flip-Flop Output Pulsa Clock B. LATCHES 1. RS FF =Reset Set Flip -Flop =Bistable Simbol RS FF =One Bit Memory
Lebih terperinci6. Rangkaian Logika Kombinasional dan Sequensial 6.1. Rangkaian Logika Kombinasional Enkoder
6. Rangkaian Logika Kombinasional dan Sequensial Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciBAB I PENDAHULUAN Latar Belakang Rumusan Masalah Tujuan
BAB I PENDAHULUAN 1.1 Latar Belakang Field Programmable Gate Array (FPGA) ialah IC digital yang sering digunakan untuk mengimplementasikan rangkain digital. Jika dilihat dari segi namanya, Field Programmable
Lebih terperinciKuliah#9 TKC205 Sistem Digital - TA 2013/2014. Eko Didik Widianto. 21 Maret 2014
Kuliah#9 TKC205 Sistem Digital - TA 2013/2014 Eko Didik Sistem Komputer - Universitas Diponegoro 21 Maret 2014 http://didik.blog.undip.ac.id 1 Review Kuliah Di kuliah sebelumnya dibahas tentang: Representasi
Lebih terperinciKEGIATAN BELAJAR 1 SISTEM KOMPUTER
KEGIATAN BELAJAR 1 SISTEM KOMPUTER Capaian Pembelajaran Mata Kegiatan Memahami, menerapkan, menganalisis, dan mengevaluasi tentang sistem komputer Sub Capaian Pembelajaran Mata Kegiatan: 1. Memahami sistem
Lebih terperinci1 Deskripsi Perkuliahan
Kontrak Perkuliahan Mata Kuliah : Sistem Digital Kode / SKS : TSK 205 / 2 SKS Pengajar : Eko Didik Widianto, ST., MT. Jadwal : a) Kamis, jam 09.30 11.10, Ruang D304 (Kelas A) b) Selasa, jam 07.50 09.30,
Lebih terperinciDASAR-DASAR RANGKAIAN SEKUENSIAL 2
PERCOBAAN 2. DASAR-DASAR RANGKAIAN SEKUENSIAL 2 2.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membuat SR Flip-flop dari gerbang NOR Membuat SR Flip-flop dari gerbang NAND
Lebih terperinciFPGA Field Programmable Gate Array
FPGA Field Programmable Gate Array Missa Lamsani Hal 1 FPGA FPGA (Field Programable Gate Array) adalah rangkaian digital yang terdiri dari gerbanggerbang logika dan terinterkoneksi sehingga dapat terhubung
Lebih terperinciPERTEMUAN 10 RANGKAIAN SEKUENSIAL
PERTEMUAN 10 RANGKAIAN SEKUENSIAL Sasaran Pertemuan 10 Mahasiswa diharapkan mengerti tentang Rangkaian Sequensial yang terdiri dari : FLIP-FLOP RS FF JK FF D FF T FF FLIP-FLOP Salah satu rangkaian logika
Lebih terperinciSEKOLAH TINGGI MANAJEMEN INFORMATIKA & KOMPUTER JAKARTA STI&K SATUAN ACARA PERKULIAHAN
SEKOLAH TINGGI MANAJEMEN INFORMAA KOMPUTER JAKARTA STIK SATUAN ACARA PERKULIAHAN Mata : SISTEM DIGITAL Kode Mata : DK - 15303 Jurusan / Jenjang : S1 SISTEM KOMPUTER Tujuan Instruksional Umum : Setelah
Lebih terperinciRangkaian Sequensial. Flip-Flop RS
Rangkaian Sequensial Rangkaian logika di kelompokkan dalam 2 kelompok besar, yaitu rangkaian logika kombinasional dan rangkaian logika sekuensial. Bentuk dasar dari rangkaian logika kombinasional adalah
Lebih terperinciLAB SHEET TEKNIK DIGITAL. Dibuat oleh : Dilarang memperbanyak sebagian atau seluruh isi dokumen
No. LST/EKO/DEL 214/09 Revisi : 02 Tgl : 5 Mei 2010 Hal 1 dari 6 1. Kompetensi Memahami cara kerja rangkaian adder dan rangkaian subtractor. 2. Sub Kompetensi Memahami cara kerja rangkaian adder. Memahami
Lebih terperinciTSK205 Sistem Digital. Eko Didik Widianto
TSK205 Sistem Digital Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Di kuliah sebelumnya dibahas tentang representasi bilangan, operasi aritmatika (penjumlahan dan pengurangan),
Lebih terperinciAnalysis And Design of Digital System
Analysis And Design of Digital System Introduction Synchronous and Asynchronous Operation (1) Synchronous sequential circuits change their states and output values at discrete instants of time, which are
Lebih terperinciPengenalan & Konsep Dasar FPGA. Veronica Ernita Kristianti
Pengenalan & Konsep Dasar FPGA Veronica Ernita Kristianti Apa itu FPGA? FPGA adalah suatu IC program logic dengan arsitektur seperti susunan matrik sel-sel logika yang dibuat saling berhubungan satu sama
Lebih terperinciPenerapan Finite State Machine Untuk Merancang Pengendali Motor Stepper Menggunakan Vhdl
e-jurnal ARODROID, Vol. 2 o.2 Juli 26 E-I : 247-772 Penerapan Finite tate Machine Untuk Merancang Pengendali Motor tepper Menggunakan Vhdl Arief Budijanto Universitas Widya Kartika Email : arief232@yahoo.com
Lebih terperinciDari tabel kebenaran half adder, diperoleh rangkaian half adder sesuai gambar 4.1.
PERCOBAAN DIGITAL 03 PENJUMLAH (ADDER) 3.1. TUJUAN PERCOBAAN Mahasiswa mengenal, mengerti, dan memahami: 1. Operasi half adder dan full adder. 2. Operasi penjumlahan dan pengurangan biner 4 bit. 3.2. TEORI
Lebih terperinciDesign Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)
Design Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring
Lebih terperinciMODUL TRAINER DIGITAL YANG DIGUNAKAN SEBAGAI MODUL PEMBELAJARAN PENDIDIKAN VOKASI BIDANG ELEKTRONIKA
MODUL TRAINER DIGITAL YANG DIGUNAKAN SEBAGAI MODUL PEMBELAJARAN PENDIDIKAN VOKASI BIDANG ELEKTRONIKA Eko Mardianto 1, Mohd Ilyas Hadikusuma 2 1,2 Program Studi Teknik Elektronika Jurusan Teknik Elektro
Lebih terperinciRancang Bangun Penyandian Saluran HDB3 Berbasis FPGA
Rancang Bangun Penyandian Saluran HDB3 Berbasis FPGA Sahbuddin Abdul Kadir 1, Irmawati 2 1,2 Teknik Elektro, Politeknik Negeri Ujung Pandang dinsth@yahoo.com, irmawati@poliupg.ac.id Abstrak Pada sistem
Lebih terperinciPERTEMUAN 10 RANGKAIAN SEKUENSIAL
PERTEMUAN 10 RANGKAIAN SEKUENSIAL Sasaran Pertemuan 10 Mahasiswa diharapkan mengerti tentang Rangkaian Sequensial yang terdiri dari : - FLIP FLOP - RS FF - JK FF - D FF - T FF 1 Salah satu rangkaian logika
Lebih terperinci1). Synchronous Counter
Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counterdigunakan untuk berbagai operasi
Lebih terperinciLAB #1 DASAR RANGKAIAN DIGITAL
LAB #1 DASAR RANGKAIAN DIGITAL TUJUAN 1. Untuk mempelajari operasi dari gerbang logika dasar. 2. Untuk membangun rangkaian logika dari persamaan Boolean. 3. Untuk memperkenalkan beberapa konsep dasar dan
Lebih terperinciMODUL I GERBANG LOGIKA
MODUL PRAKTIKUM ELEKTRONIKA DIGITAL 1 MODUL I GERBANG LOGIKA Dalam elektronika digital sering kita lihat gerbang-gerbang logika. Gerbang tersebut merupakan rangkaian dengan satu atau lebih dari satu sinyal
Lebih terperinciTUTORIAL. Tabel Kebenaran Full Adder : Cin B A Sum Cout
TUTORIAL Desain dan Simulasi Rangkaian Digital dengan OrCAD 9.1 Oleh : Agus Bejo Program Diploma Teknik Elektro Fakultas Teknik, Universitas Gadjah Mada Berikut ini adalah panduan untuk merancang sebuah
Lebih terperinciRangkaian Kombinasional
Eko Didik Widianto (didik@undip.ac.id) Sistem Komputer - Universitas Diponegoro @2011 eko didik widianto (http://didik.blog.undip.ac.id) TSK205 Sistem Digital - Siskom Undip 1 / 18 Review Kuliah Di kuliah
Lebih terperinciBab XI, State Diagram Hal: 226
Bab XI, State Diagram Hal: 226 BAB XI, STATE DIAGRAM State Diagram dan State Table Untuk menganalisa gerbang yang dihubungkan dengan flip-flop dikembangkan suatu diagram state dan tabel state. Ada beberapa
Lebih terperinciPERANCANGAN INVERTER SEBAGAI SWITCH MOS PADA IC DAC
PERANCANGAN INVERTER SEBAGAI SWITCH MOS PADA IC DAC Veronica Ernita K. 1), Erma Triawati Ch 2) 1,2,3) Jurusan Teknik Elektro Universitas Gunadarma Jl. Margonda Raya No. 100, Depok 16424, Jawa Barat, Indonesia
Lebih terperinciModul 5 : Rangkaian Sekuensial 1
Fakultas Ilmu Terapan, Universitas Telkom 1 Modul 5 : Rangkaian Sekuensial 1 5.1 Tujuan Mahasiswa mampu mengetahui cara kerja Flip Flop dan membuat rangkaiannya. 5.2 Alat & Bahan 1. IC Gerbang Logika :
Lebih terperinciMODUL I GERBANG LOGIKA DASAR
MODUL I GERBANG LOGIKA DASAR I. PENDAHULUAN Gerbang logika adalah rangkaian dengan satu atau lebih masukan tetapi hanya menghasilkan satu keluaran berupa tegangan tinggi ( 1 ) dan tegangan rendah ( 0 ).
Lebih terperinciRangkaian Digital Kombinasional. S1 Informatika ST3 Telkom Purwokerto
Rangkaian Digital Kombinasional S1 Informatika ST3 Telkom Purwokerto Logika kombinasi Comparator Penjumlah Biner Multiplexer Demultiplexer Decoder Comparator Equality Non Equality Comparator Non Equality
Lebih terperinciKuliah#11 TSK205 Sistem Digital - TA 2011/2012. Eko Didik Widianto. Teknik Sistem Komputer - Universitas Diponegoro
: : Kuliah#11 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Umpan Balik : Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu
Lebih terperinciTeknologi Implementasi dan Metodologi Desain Sistem Digital
Metodologi Desain TSK505 - Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang teknologi implementasi sistem digital di IC keluarga 7400, PLD (PLA,
Lebih terperinciMuhammad Adri Abstrak
Pengantar Arsitektur Komputer 4 Rangkaian Aritmatika Muhammad Adri mhd.adri@unp.ac.id http://muhammadadri.wordpress.com Abstrak Rangkaian aritmatika merupakan salah satu inti pembahasan dalam pengantar
Lebih terperinciSISTEM DIGITAL; Analisis, Desain dan Implementasi, oleh Eko Didik Widianto Hak Cipta 2014 pada penulis GRAHA ILMU Ruko Jambusari 7A Yogyakarta 55283
SISTEM DIGITAL; Analisis, Desain dan Implementasi, oleh Eko Didik Widianto Hak Cipta 2014 pada penulis GRAHA ILMU Ruko Jambusari 7A Yogyakarta 55283 Telp: 0274-889398; Fax: 0274-889057; E-mail: info@grahailmu.co.id
Lebih terperinciGerbang AND Gerbang OR Gerbang NOT UNIT I GERBANG LOGIKA DASAR DAN KOMBINASI. I. Tujuan
I. Tujuan UNIT I GERBANG LOGIKA DASAR DAN KOMBINASI 1. Dapat membuat rangkaian kombinasi dan gerbang logika dasar 2. Memahami cara kerja dari gerbang logika dasar dan kombinasi 3. Dapat membuat table kebenaran
Lebih terperinciRANGKAIAN SEKUENSIAL
RANGKAIAN SEKUENSIAL Rangkaian Sekuensial Elemen Penyimpan dan Statenya Rangkaian yang nilai keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya Rangkaian mempunyai
Lebih terperinciBAB VIII REGISTER DAN COUNTER
BAB VIII REGISTER DAN COUNTER 8.1 Register Register adalah kumpulan dari elemen-elemen memori yang bekerja bersama sebagai satu unit. Register yang paling sederhana tidak lebih dari sebuah penyimpan kata
Lebih terperinciPapan Pergantian Pemain Sepak Bola Berbasis Digital Menggunakan IC4072 dan IC7447
Volume 10 No 1, April 2017 Hlm. 44-50 ISSN 0216-9495 (Print) ISSN 2502-5325 (Online) Papan Pergantian Pemain Sepak Bola Berbasis Digital Menggunakan IC4072 dan IC7447 Teguh Arifianto Program Studi Teknik
Lebih terperinciRANGKAIAN ARITMETIKA 3
RANGKAIAN ARITMETIKA 3 Pokok Bahasan :. Bilangan biner bertanda (positif dan negatif) 2. Sistim st dan 2 s-complement 3. Rangkaian Aritmetika : Adder, Subtractor 4. Arithmetic/Logic Unit Tujuan Instruksional
Lebih terperinciTKC305 - Sistem Digital Lanjut. Eko Didik Widianto. Sistem Komputer - Universitas Diponegoro
,, TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Bahasan Kuliah, Sebelumnya dibahas elemen rangkaian sekuensial berupa flip-flop dan latch yang mampu menyimpan informasi
Lebih terperinciRANGKAIAN CASCADE PADA RANGKAIAN SEQUENTIAL ASINKRON
JETri, Volume 1, Nomor 1, Agustus 2001, Halaman 33-44, ISSN 1412-0372 RANGKAIAN CASCADE PADA RANGKAIAN SEQUENTIAL ASINKRON Kuat Rahardjo T.S. Dosen Jurusan Teknik Elektro-FTI, Universitas Trisakti Abstract
Lebih terperinciDESAIN PENCACAH BINER 4-BIT MENGGUNAKAN PRESET RESET SEREMPAK DENGAN INPUT DATA VARIABEL
DESAIN PENCACAH BINER 4-BIT MENGGUNAKAN PRESET RESET SEREMPAK DENGAN INPUT DATA VARIABEL Eri Prasetyo Wibowo Fakultas Ilmu Komputer Universitas Gunadarma ABSTRAK Pencacah biner dengan variable input yang
Lebih terperinciGambar 1.1. Rangkaian Sekuensial
Pertemuan ke BAB I Rangkaian Sekuensial () Deskripsi Pada bab ini akan dibahas tentang karakteristik rangkaian sekuensial dan, tabel karakteristik, dan tabel eksitasinya. Manfaat Memberikan kompetensi
Lebih terperinciRangkaian ALU (Arithmetic and Logic Unit) yang digunakan untuk menjumlahkan bilangan dinamakan dengan Adder. Adder juga sering disebut rangkaian
Rangkaian ALU (Arithmetic and Logic Unit) yang digunakan untuk menjumlahkan bilangan dinamakan dengan Adder. Adder juga sering disebut rangkaian kombinasional aritmetika Ada 3 jenis Adder : Rangkaian Adder
Lebih terperinciLAPORAN RESMI PRAKTIKUM SISTEM DIGITAL 2013 / 2014
LAPORAN RESMI PRAKTIKUM SISTEM DIGITAL 23 / 24 MODUL 4 REGISTER, COUNTER DAN MEMORI OLEH KELOMPOK B ADE ILHAM FAJRI 5358 FRANKY SETIAWAN DALDIRI 5383 KELAS : B ASISTEN PEMBIMBING RISYANGGI AZMI FAIZIN
Lebih terperinci