BAB I PENDAHULUAN. Gambar 1.1 : Xilinx Foundation Series

Transkripsi

1 BAB I PENDAHULUAN OBYEKTIF : - Memahami perangkat lunak Xilinx secara umum - Memahami komponen-komponen simulator Xilinx 1.1 Perangkat Lunak Xilinx Xilink ( Xilink Foundation Series) adalah suatu perangkat lunak yang berguna untuk merancang dan mensimulasikan suatu rangkaian digital. Dengan menggunakan Xilink proses perancangan suatu alat atau rangkaian digital melalui proses simulasi rangkaian yang telah dirancang untuk melihat apakah rancangan yang telah dibuat sudah benar atau masih mengandung kesalahan. Gambar 1.1 : Xilinx Foundation Series Sebenarnya tahapan atau proses perancangan alat atau rangkaian digital menggunakan Xilinx sama seperti merancang suatu rangkaian logika secara manual akan tetepi kelebihan menggunakan simulator Xilinx dapat diminimalisasi kesalahan pada proses perancangan. Sebelum mulai merancang rangkaian pada Xilink minimal sudah dilakukan rancangan state diagram atau tabel kebenaran (truth tables) dari spesifikasi rangkaian atau alat yang ingin dibuat. Kalau tidak mempunyai rancangan tersebut, Xilink tidak dapat membantu dalam merancang alat tersebut. 1

2 Untuk perancangan rangkaian digital, Xilink mempunyai tiga cara, yaitu dengan menggunakan State Diagram, HDL (Hardware Description Language) dan Schematic. Dalam perancangan bisa menggunakan salah satu cara saja atau menggabungkan ketiga cara tersebut. Untuk HDL, Xilink dapat menggunakan dua bahasa pemrograman yaitu ABEL dan VHDL. 1.2 Proses Perancangan Secara Umum Proses perancangan menggunakan simulator Xilinx secara umum dapat dilihat pada gambar 1.2 dimana proses perancangan dapat dibagi menjadi 3 bagian yaitu pertama perancangan rangkaian, kemudian verifikasi hasil rancangan dan proses yang ketiga implementasi rancangan[1]. Gambar 1.2 : Proses perancangan secara umum Perancangan rangkaian pada dasarnya terdiri dari 2 mode yaitu schematic dan Hardware Description Language (HDL). HDL merupakan bahasa pemrograman seperti VHDL, Verilog dan ABEL. Pada Schematic flow mode dimungkinkan untuk merancang rangkaian yang terdiri dari top-level schematic atau file top-level ABEL, yang terdiri dari schematic diagram, state machine macro, macro HDL (ABEL, VHDL atau Verilog), LogiBLOX, Modul generator CORE. Implementasi rancangan pada xilinx dengan meng-compile file rancangan menjadi file konfigurasi yang telah dioptimalisasi dari penggunaan gerbang logika dan interkoneksi (wiring) antar komponen. Download bitstream dapat dilakukan dengan mudah dari PC ke FPGA (menggunakan demoboard Xilinx, XS40 atau XSV) atau pada CPLD (board 2

3 XS95). Kedua peralatan tersebut juga dapat diprogram dalam sistem dengan menghubungkan JTAG atau kabel Xchecker ke peralatan pin yang telah di program. Verifikasi rancangan termasuk didalamnya functional simulation, testing rangkaian, dan timing simulation. Functional simulation dapat dilakukan setelah menggambar rancangan pada schematic editor untuk memverifikasi kebenaran rangkaian. Akan tetapi functional simulation tidak menyediakan timing information seperti delay, race condition, set-up dan hold-time violations. Informasi ini diperoleh dari static timing simulator dan dilakukan setelah rancangan di-compile. Gambar 1.3 menunjukkan proses yang dilakukan pada schematic flow projct. Gambar 1.3 : Schematic flow project [2] 1.3 Tipe Peralatan : FPGA dan CPLD Tipe Programmable logic devices ada dua yaitu field programmable gate array (FPGA) dan complex logic device (CPLD). Peralatan CPLD XC9500 berasitektur PALdan merupakan non-volatile yang mempunyai kinerja yang baik (diatas 250 MHz) dan sangat sesuai untuk rangkaian logika kombinasional dan logika kontrol dengan kompleksitas medium (diatas sekitar gerbang logika). Peralatan FPGA (contoh 3

4 XC4000 series) berasitektur array dan volatile (SRAM) yang digunakan untuk lookup tables (disimpan pada memori SRAM) untuk mengimplementasikan fungsi logika. Perlu dipahami mengenai fungsi logika yang kompleks yang terdiri dari rangkaian kombinasional dan sekuensial, dimana kapasitasnya terbatas oleh jumlah pin input/output dan bukan dari segi kompleksitasnya. FPGA dapat di implementasikan pada gerbang logika diatas sekitar 1 juta gerbang dan beroperasi diatas 150 MHz. XC4000XL dan XC9500XL adalah peralatan 3,3V dengan 3,3V Vcc tetapi mempunyai toleransi I/O sekitar 5V. Peralatan terbentuk dari paket yang bervariasi. Demoboard FPGA atau board XS40 dan XS95 merupakan suatu paket dengan 84 pin PLCC dan terdiri dari : XC4010EPC84, XC4005XLPC84 dan XC95108PC84. Untuk menentukan peralatan mane yang akan digunakan, telitilah board yang tersedia. Informasi lebih detil dari peralatan ini dapat dilihat pada Xilinx Programmable Logic Data book. Pin out dari peralatan XC400 dan XC pin dapat dilihat pada website Xilinx. 1.4 Xilinx Project Manager Program Xilinx dapat dijalankan dengan START/PROGRAM/XILINX FOUNDATION SERIES/XILINX FOUNDATION PROJECT MANAGER atau dengan klik ikon seperti yang terlihat pada gambar 1.4. Gambar 1.4 : Ikon project manager Pada saat mulai menjalankan Xilinx, window Project Manager akan terbuka seperti yang dapat dilihat pada gambar 1.5. Project Manager adalah aplikasi utama yang berfungsi untuk mengatur dan mengintegrasikan semua aplikasi-aplikasi yang terdapat dalam Xilink Foundation Series. Aplikasi - aplikasi tersebut adalah Schematic Editor, HDL Entry, State Editor, Logic simulator dan external third-party programs. 4

5 Gambar 1.5 : Project manager Project manager memberikan akses ke semua tools yang dibutuhkan pada proses perancangan, simulasi dan implementasi projek. Dari project manager window juga dapat membuat project baru, membuka project yang telah dibuat serta menghapus project. Memulai project baru (pada contoh PERC1AND), foundation tool membentuk beberapa file, yaitu ; file konfigurasi project (PDF) yang disebut dengan Project Description File (perc1and.pdf) dan 3 file library Project manager window diatas dibagi menjadi tiga bagian utama : - hierarcy browser - project flowchart - message window Hierarchy Browser Hierarchy Browser menampilkan struktur diagram pohon dari project document ( Project document adalah file utama dari setiap project yang berisi mengenai deskripsi rancangan yang sedang dibuat, yang dapat berupa schematic, state diagram, atau HDL editor. 5

6 Project Flowchart Project Flowchart adalah representasi grafik dari proses rancangan yang berguna untuk menunjukkan langkah-langkah yang terjadi dalam suatu operasi. Walaupun kita hanya menjalankan salah satu aplikasi, misalnya State Editor, secara otomatis Project Manager ikut aktif pula. Bila kita sudah berada didalam Project Manager kita bisa mulai merancang rangkaian digital kita. Alur kerja Project Manager adalah sebagai berikut : 1. Rancangan digital dapat menggunakan salah satu dari HDL Entry, Schematic Editor atau State Editor atau menggunakan ketiga - tiganya. 2. Functional Simulator akan memerikasa apakah rancangan yang dibuat sudah benar atau belum. Bila masih salah kita dapat untuk mengedit kembali rancangan yang telah dibuat sampai kesalahan yang ada diperbaiki semuanya. 3. Setelah itu timing simulation dapat kita jalankan untuk melihat hasil rancangan rangkaian digital kita. 4. Foundation Implementation tools akan meng-compile rancangan yang telah dibuat menjadi bitstream yang sesuai dengan target device yang dipilih (XC9500 atau XC4005 ). 5. Setelah itu dapat dilihat jalannya program yang telah dibuat pada pada papan simulator XS95 atau XS40 yang dihubungkan melalui kabel pararel ke komputer. Untuk langkah 5 dan 6 tidak akan dibahas, karena untuk melakukan langkah-langkah tersebut diperlukan alat tambahan ( XS95 atau XS40 ). Message Window Message Window menampilkan isi dari project log (semua perintah dan berita yang dikirim dan diterima oleh project manager). 6