BAB 4 RANGKAIAN LOGIKA DIGITAL SEKUENSIAL. 4.1 Flip-Flop S-R

Transkripsi

1 BAB 4 RANGKAIAN LOGIKA IGITAL SEKUENSIAL Telah kita pelajari tentang unit logika kombinasional yang keluarannya hanya tergantung pada masukan saat itu atau dengan kata lain keluarannya merupakan fungsi dari masukan saja. Unit logika sekuensial atau sering disebut sebagai mesin keadaan berhingga (finite state machine, FSM), keluarannya bergantung pada masukan dan keluaran sebelumnya. FSM dibedakan dengan CLU karena selain menghasilkan keluaran juga menghasilkan keadaan (state). Hal ini penting untuk implementasi rangkaian memori dan juga unit kendali pada komputer. Model klasik dari FSM tampak pada Gambar 4.. Bagian CLU memiliki masukan dari jalur i i k yang berasal dari luara FSM dan juga masukan keadaan s s n yang berasal dari dalam FSM sendiri. CLU menghasilkan bit keluaran f f m dan bit keadaan terbaru. engan adanya elemen tunda maka keadaan sekarang bertahan terus sampai ada sinyal sinkronisasi yang menyebabkan nilai i menggantikan nilai s i sebagai bit keadaan baru, karena diambil dari i. 4. Flip-Flop S-R Flip-flop adalah susunan gerbang logika yang menjaga keluaran tetap stabil walaupun masukan sudah tidak aktif. Keluaran flip-flop ditentukan oleh nilai masukan dan juga nilai keluaran sebelumnya, sehingga unit logika kombinasional tidak cukup untuk menangani hal ini. Flip-flop dapat digunakan untuk menyimpan informasi bit tunggal, dan berlaku sebagai pembangun memori komputer. Jika kedua masukan pada gerbang NOR dua masukan bernilai, maka 67

2 68 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL i Input. i n. Unit logika kombinasional.. f Output f Sinyal Sinkronisasi Gambar 4.: Model klasik dari FSM keluarannya akan, selain itu keluarannya akan. Seperti dibahas pada bab sebelumnya, waktu yang diperlukan untuk menghasilkan keluaran dari masukan gerbang logika tidaklah seketika tetapi sebesar τ yang merupakan waktu perambatan melalui gerbang logika. Waktu tunda ini kadang-kadang dimunculkan sebagai rangkaian tunda untuk keperluan analisis seperti Gambar 4.2. Waktu tunda ini secara normal tidak dimunculkan tetapi tetap ada. A B τ A + B τ Gambar 4.2: Gerbang NOR dengan rangkaian tunda Waktu perambatan melalui gerbang NOR mempengaruhi operasi flipflop. Perhatikan flip-flop set-reset (S-R) pada Gambar 4.3, yang berisi gerbang NOR yang saling silang. Jika kita isikan pad S, maka akan bernilai setelah waktu tunda τ, yang menyebabkan bernilai (dianggap R bernilai ) setelah waktu tunda 2 τ. Akibatnya adalah selama penggalan waktu

3 4.2. Flip-flop S-R Berdetak 69 tertentu ada waktu singkat sebesar τ yang dan bernilai, yang secara logis tidak dibenarkan, tetapi kondisi ini dapat diperbaiki dengan konfigurasi tuan-hamba (master-slave) yang akan kita bahas nanti. Jika kemudian S diisi dengan, maka tetap, sampai nilai R beranjak menjadi. engan demikian flip-flop S-R dapat menyimpan nilai bit tunggal dan dapat berlaku sebagai elemen memori paling dasar. S R i S i R i i+ (dilarang) (dilarang) τ Gambar 4.3: Flip-flop S-R dengan NOR Ada banyak cara untuk menyusun rangkaian sebuah flip-flop S-R. Penggunaan gerbang NOR yang saling silang untuk flip-flop S-R adalah hanya salah satu cara. ua gerbang NAN yang dihubungkan saling silang juga dapat menghasilkan flip-flop S-R, dengan nilai S = R = mengakibatkan keluaran tidak berubah. engan menggunakan teorema emorgan kita dapat mengubah gerbang NOR dalam flip-flop S-R menjadi gerbang AN seperti dalam Gambar 4.4. engan penggeseran gelembung, maka gerbang AN dapat diubah menjadi gerbang NAN. Penggeseran gelembung pada S dan R mengakibatkan pertukaran label S dan R. S R S S R R R S Gambar 4.4: Flip-flop S-R dengan NAN 4.2 Flip-flop S-R Berdetak Perlu diketahui bahwa masukan ke flip-flop S-R dapat berasal dari keluaran rangkaian lain, dalam bentuk rangkaian logika berjenjang. Hal ini biasa ter-

4 7 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL jadi pada rangkaian logika konvensional. Masalahnya adalah transisi dapat terjadi pada waktu yang tidak diinginkan. Perhatikan rangkaian pada Gambar 4.5. Jika sinyal A, B, dan C semuanya berubah dari keadaan menjadi, maka sinyal C akan mencapai gerbang XOR sebelum A dan B keluar dari gerbang AN. Akibatnya nilai S akan walaupun sebentar sampai keluaran dari gerbang AN sudah mantap dan dioperasian XOR dengan C. Jika nilai pada S bertahan cukup lama maka akan mengakibatkan nilai yang tersimpan dalam flip-flop bisa berubah. A B C A B S C AB R S R iagram waktu Gambar 4.5: Rangkaian yang mengandung hazard Jika keadaan akhir dari flip-flop sensitif terhadap kedatangan sinyal maka dapat menimbulkan glitch, yang sebenarnya merupakan keadaan atau keluran yang tidak diinginkan. Rangkaian yang dapat menghasilkan glitch disebut rangkaian yang mengandung hazard. Untuk menyelaraskan pengendalian terhadap rangkaian yang tergantung pada keadaan (misalnya flip-flop) maka digunakanlah detak (clock) yang akan mengaktifkan rangkaian dalam selang waktu tertentu secara serentak. Rangkaian detak menghasilkan sinyal dan bergantian terus menerus dengan periode waktu yang tetap sehingga membentuk gelombang kotak seperti Gambar 4.6. Waktu yang diperlukan detak untuk naik, turun dan kemudian mulai naik lagi disebut waktu siklus atau periode. Gelombang kotak yang ditampilkan pada gambar tersebut adalah bentuk gelombang detak ideal. alam kenyataannya, gelombang tersebut tidak berbentuk persegi

5 4.3. Flip-flop dan konfigurasi tuan-hamba 7 tetapi membulat karena perlu waktu untuk menjadi tinggi dan rendah, tidak berlangsung seketika. Amplitudo periode = 25ns Waktu Gambar 4.6: etak yang berupa gelombang kotak Kecepatan detak berkebalikan dengan waktu siklus. Untuk waktu siklus sebesar 25 ns/siklus berarti kecepatannya adalah /25 siklus/ns, yang sama dengan 4.. siklus per detik atau 4 MHz. Kita dapat menggunakan sinyal detak untuk menghilangkan hazard dengan membuat flip-flop S-R berdetak, yang dapat dilihat pada Gambar refgbrffsrdetak. Simbol berarti clock atau detak. Sekarang S dan R tidak dapat mengubah keadaan hingga detak bernilai tinggi. engan demikian S dan R dibuat mantap dahulu pada posisi detak rendah, baru kemudian detak menjadi tinggi dan nilai yang stabil akan tersimpan dalam flip-flop. S S R R 2 τ iagram waktu Gambar 4.7: Flip-flop S-R berdetak 4.3 Flip-flop dan konfigurasi tuan-hamba Kelemahan dari flip-flop S-R adalah bahwa untuk menyimpan nilai atau, kita harus mengisi pada S atau R. Konfigurasi alternatif untuk menyimpan nilai atau adalah dengan menggunakan flip-flop seperti pada

6 72 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL Gambar 4.8. Flip-flop disusun dari flip-flop yang dipasangi pembalik antara masukan S dan R. engan demikian ketika detak bergerak naik, maka nilai pada jalur akan disimpan. Rangkaian 2 τ iagram waktu Simbol Gambar 4.8: Flip-flop. Simbol C menunjukkan clock atau detak. Flip-flop biasa digunakan pada rangkaian yang mempunyai umpan balik dari keluaran kembali ke jalur masukan melalui rangkaian lain. Hal ini kadang-kadang menyebabkan keadaan flip-flop berubah lebih dari sekali dalam satu siklus detak. Untuk memastikan bahwa dalam satu siklus hanya terjadi perubahan keadaan pada flip-flop, kita cegat kalang umpan balik dengan membentuk flip-flop tuan-hamba seperti Gambar 4.9. Gambar 4.9: Flip-flop tuan-hamba Flip-flop tuan-hamba berisi 2 flip-flop yang disusun berurutan dengan

7 4.4. Flip-flop JK dan T 73 detak untuk flip-flop kedua dipasang pembalik. Flip-flop tuan akan berubah saat detak tinggi, tetapi flip-flop hamba tidak berubah sampai detak rendah. engan demikian diperlukan detak naik kemudian turun untuk memindahkan isi jalur pada flip-flop tuan ke keluaran s pada flip-flop hamba. Simbol segitiga pada flip-flop tuan-hamba menunjukkan bahwa perubahan keadaan hanya terjadi pada saat detak berubah naik ( dari ke ) atau turun (dari ke ). Untuk konfigurasi seperti Gambar 4.9 berlaku bahwa perubahan terjadi saat detak turun (dari ke ). Flip-flop picuan level keadaan berubah terus-menerus selama detka bernilai tinggi (atau rendah tergantung desain flip-flop). Flip-flop picuan tepi berubah hanya saat terjadi perubahan detak dari tinggi-ke-rendah atau dari rendah-ke-tinggi. Beberapa buku tidak memasang simbol segitiga pada masukan detak. Untuk membedakan antara flip-flop picuan level atau picuan tepi digunakan cara lain. Penggunaan simbol segitiga membuat tipe flip-flop menjadi jelas. 4.4 Flip-flop JK dan T Selain flip-flop S-R dan, flip-flop J-K juga termasuk flip-flop yang cukup terkenal. Flip-flop J-K mempunyai kelakuan yang mirip dengan flip-flop S-R kecuali bahwa flip-flop ini akan mempunyai keluaran = untuk J= dan K=. Saat J= dan K= maka keluarannya =. Jika J dan K bernilai, maka nilai keluaran akan berkebalika dengan nilai keluaran sebelumnya. Namun untuk J dan K sama-sama bernilai, keluaran akan tetap. iagram logika dan simbol untuk flip-flop J-K dan T terlihat pada Gambar 4. dan 4. J K J K Rangkaian Simbol Gambar 4.: Flip-flop J-K dan simbolnya Permasalahan pada saat dioperasikan dalam mode bergantian maka jika J dan K keduanya bernilai tinggi dan detak juga tinggi, flip-flop dapat bergantian nilainya lebih dari satu kali sampau detak menjadi rendah. Situasi ini

8 74 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL T J K T Gambar 4.: Flip-flop T dan simbolnya merupakan salah satu alasan penggunaan konfigurasi tuan-hamba. iagram skematik untuk flip-flop J-K tuan-hamba, terlihat pada Gambar 4.2. J K Rangkaian J K Simbol Gambar 4.2: Flip-flop J-K tuan-hamba dan simbolnya 4.5 esain Mesin Keadaan Berhingga Kita lihat lagi model klasik mesin keadaan berhingga atau finite state machine (FSM) pada Gambar 4.. Elemen penunda dapat diimplementasi dengan flip-flop tuan-hamba dan sinyal sinkronikasi dengan detak. Umumnya, untuk implementasi umpan balik digunakan flip-flop. Perlu diketahui bahwa kita dapat melabeli flip-flop menurut kemauan kita, asal artinya jelas. Pada Gambar 4. posisi masukan i dan keluaran i saling dipertukarkan dari posisi normal yang kita bahas sebelumnya. Misalnya, FSM pencacah sinkron modulo 4 mencacah dari hingga dan berulang lagi. iagram blok FSM pencacah sinkron ditunjukkan pada Gambar 4.3. Fungsi RESET (logika positif) mengakibatkan nilai keluaran q q adalah jika diaktifkan. Keluaran akan berurutan sesuai nilai pada jalur q dan q pada waktu yang bersesuaian dengan detak. Setiap nilai baru keluaran muncul, maka nilai umpan balik s s juga berubah. Kita perhatikan bahwa desain pencacah dapat dilakukan dengan mendaftar semua kemungkinan masukan dan keluaran yang terjadi pada 4 jalur q q dan keadaan s s. Berdasarkan daftar tersebut kemudian dibuat rangkaian logika kombinasional yang merupakan implementasi pencacah. ua flip-flop digunakan untuk mecatat bit keadaan.

9 4.5. esain Mesin Keadaan Berhingga 75 Reset q Pencacah Sinkron 3-bit q s s Gambar 4.3: Pencacah modulo 4 Bagaimana kita tahu bahwa dibutuhkan 2 bit sebagai pencacat keadaan untuk umpan balik? Kenyataannya adalah bahwa kita tidak tahu dari awal jumlah bit yang dibutuhkan untuk mencatat keadaan, sehingga untuk bahasan berikutnya kita akan melihat pendekatan yang lebih umum dalam perancangan mesin keadaan berhingga. Untuk pencacah kita dapat mulai dari penyusunan diagram transisi keadaan seperti Gambar 4.4 dengan keadaan A sampai dengan dan garis berarah menunjukkan transisi. alam kasus ini keadaan A untuk nilai pencacah, B untuk, C untuk, dan untuk. / / A / B / / /, / C / Gambar 4.4: iagram transisi keadaan pencacah modulo 4 Misalnya, FSM diinisialisasi pada keadaan A. Ada 2 kemungkinan masukan yaitu: dan. Jika masukan (RESET) bernilai, maka FSM akan berpindah ke keadaan B dan menghasilkan keluaran. Jika RESET bernilai, FSM tetap pada keadaan A dan menghasilkan keluaran. Mirip dengan ini, jika FSM di keadaan B, akan berpindah ke keadaan C dengan keluaran jika RESET, jika tidak akan kembali ke keadaan A dengan keluaran. emikian juga untuk keadaan yang lain, dapat diinterpretasikan dengan

10 76 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL cara yang sama. Sekali kita berhasil membuat diagram transisi keadaan, kita dapat menulisnya dalam bentuk tabel keadaan seperti Gambar 4.5. Keadaan sekarang terlihat di bagian kiri, dan kondisi masukan ada di bagian atas. Isi tabel adalah pasangan keadaan/keluaran berikutnya yang diambil langsung dari diagram transisi keadaan pada Gambar 4.4. Ambil salah satu bari misalnya keadaan sekarang B dan masukan kondisi adalah, maka keadaan berikutnya adalah C dan keluaran berikutnya adalah. Masukan RESET Keadaan sekarang A B/ A/ B C/ A/ C / A/ A/ A/ Gambar 4.5: Tabel keadaan untuk pencacah modulo-4 Setelah kita membuat tabel keadaan, kita tentukan nilai biner untuk setiap keadaan. Karena ada 4 keadaan, kita membutuhkan paling tidak 2 bit untuk mengkodekan keadaan menjadi biner secara unik. Kita tentukan saja pengkodeannya: A =, B =, C =, dan =, dan mengganti setiap label A, B, C, dan dengan kode keadaannya, seperti pada Gambar 4.6. alam praktiknya, penetapan kode keadaan ini akan berpengaruh terhadap bentuk rangkaian akhir, namun secara logika pengkodean ini mengakibatkan hasil akhir yang sama. Masukan RESET Keadaan sekarang A: / / B: / / C: / / : / / Gambar 4.6: Tabel keadaan untuk pencacah modulo-4 dengan pengkodeannya ari tabel keadaan, dapat dihasilkan tabel kebenaran untuk keadaan

11 4.6. Contoh: etektor Urutan 77 berikutnya dan fungsi keluaran seperti pada Gambar 4.7. Subskrip untuk variabel keadaan menunjukkan waktu. Keadaan sekarang ditulis dengan s t dan keadaan berikutnya ditulis dengan s t+. Biasanya subskrip ini diabaikan dengan pengertian bahwa ruas kanan dari persamaan memuat keadaan sekarang dan ruas kiri memuat keadaan berikutnya. Perlu dicatat bahwa s (t+) = q (t+) dan s (t+) = q (t+), sehingga cukup diimplementasikan s (t + ) dan s (t + ) saja sedang q (t + ) dan q (t + ) dapat diambil langsung padanya. RESET r(t) s (t) s (t) s s (t + ) q q (t + ) s (t + ) = r(t) s (t) s (t) + r(t) s s (t) s (t + ) = r(t) s (t) s (t) + r(t) s s (t) q (t + ) = r(t) s (t) s (t) + r(t) s s (t) q (t + ) = r(t) s (t) s (t) + r(t) s s (t) Gambar 4.7: Tabel kebenaran untuk keadaan berikutnya dan fungsi keluaran pencacah modulo-4 Akhirnya, kita implementasikan keadaan berikutnya dan fungsi keluaran dengan menggunakan gerbang logika dan flip-flop tuan-hamba untuk variabel keadaan seperti pada Gambar Contoh: etektor Urutan Contoh lain, kita akan merancang mesin yang mengeluarkan nilai saat 2 dari 3 masukan terakhir bernilai. Contohnya, masukan dengan urutan mengeluarkan hasil dengan urutan. Ada satu jalur masukan seri dan kita asumsikan bahwa pada awalnya tidak ada masukan. Untuk kasus ini, kita akan menggunakan flip-flop dan MUX 8-ke-.

12 78 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL Reset q q Gambar 4.8: esain logika untuk pencacah modulo-4 Kita mulai dengan menyusun diagram transisi keadaan, seperti pada Gambar 4.9. Ada 8 kemungkinan urutan 3 bit yang masuk ke dalam mesin:,,,,,,, dan. Keadaan A adalah keadaan awal, yang kita asumsikan belum ada data yang masuk. Pada keadaan B dan C baru masuk bit data sehingga keluarannya. Keadaan, E, F, dan G paling tidak menerima 2 bit masukan kalau keadaan sebelumnya adalah B atau C. Setelah masuk pada keadaan, E, F, atau G maka sistem akan berkutat di keadaan ini saja. Keadaan akan dikunjungi saat dua masukan terakhir bernilai. Keadaan E, F, dan G dikunjungi jika dua masukan terakhir adalah,, dan. Langkah berikutnya adalah membuat tabel keadaan seperti tertera pada Gambar 4.2, yang dituangkan dari diagram transisi keadaan. Selanjutnya, kita akan membuat penetapan kode keadaan seperti Gambar 4.2a. Berdasarkan penetapan kode keadaan kita dapat membuat tabel kebenaran untuk keadaan berikutnya dan fungsi keluaran. Lihat Gambar 4.2b. ua baris terakhir pada tabel berisi keadaan, yang dalam praktiknya tidak akan pernah muncul, karena keadaan untuk kasus ini tidak ada. engan demikian keadaan berikutnya dan keluaran pada 2 baris tersebut tidak perlu diperhatikan, dan ditulis sebagai d yang berarti don t care, abaikan saja. Akhirnya, kita susun rangkaiannya seperti Gambar Perlu flip-flop untuk setiap variabel keadaan, sehingga seluruhnya perlu 3 flip-flop. Ada 3 fungsi keadaan berikutnyadan fungsi keluaran, sehingga kita membutuhkan 4 MUX. Pemilihan s 2, s, dan s sebagai pengendali MUX merupakan pilihan begitu saja. Pilihan kombinasi lain juga dapat digunakan.

13 4.7. Contoh: Pengendali mesin penjualan 79 / / A / B C / / / / / / E / F / G / / / Gambar 4.9: iagram transisi keadaan untuk detektor urutan Masukan Keadaan sekarang A B/ C/ B / E/ C F/ G/ / E/ E F/ G/ F / E/ G F/ G/ Gambar 4.2: Tabel keadaan detektor urutan 4.7 Contoh: Pengendali mesin penjualan Kita akan merancang pengendali mesin penjualan menggunakan flip-flop dan kotak hitam yang mewakili PLA seperti pada Gambar Mesin penjualan menerima tiga macam koin Rp, Rp 2, dan Rp 5. Jika nilai yang dimasukkan sama atau lebih besar dari Rp 4, maka mesin akan mengeluarkan barang dagangan, dan mengembalikan uang kelebihan, kemudian menunggu transaksi berikutnya. Kita mulai menyusun diagram transisi keadaan seperti Gambar i keadaan A, belum ada koin yang dimasukkan, sehingga uang yang masuk adalah Rp. Jika koin seratusan atau duaratusan dimasukkan maka keadaan akan berubah ke B atau C. Jika koin limaratusan yang dimasukkan maka uang yang masuk sejumlah Rp 5. Mesin akan mengeluarkan barang dagangan dan mengeluarkan kembalian koin seratusan, dan keadaan tetap di A. Hal ini ditandai dengan L/ dalam kalang memutar di keadaan A. ari keadaan B atau C dapat berpindah ke keadaan. ari kembali ke A atau B.

14 8 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL s 2 s s s 2 s s z Masukan X Keadaan sekarang A: / / B: / / C: / / : / / E: / / F: / / G: / / (a) d d d d d d d d Gambar 4.2: Penetapan kode keadaan dan tabel kebenaran detektor urutan (b) Gambar 4.22: iagram logika detektor urutan Perhatikan saat koin limaratusan dimasukkan pada keadaan. Mestinya mesin akan mengeluarkan barang dagangan, mengembalikan Rp 4, dan kembali ke A, tetapi menurut diagram tersebut mesin akan mengeluarkan barang, mengembalikan Rp 3, dan menuju ke keadaan B. Mesin tetap menahan uang sebesar Rp. ari diagram transisi keadaan dapt disusun tabel keadaan seperti pada Gambar 4.24a. Kemudian dapat ditentukan kode keadaan untuk simbol S,, dan L dalam bentuk biner, seperti pada Gambar 4.24b. Akhirnya, kita buat diagram rangkaiannya seperti Gambar 4.25a. Kode keadaan terdiri atas 2 bit sehingga diperlukan 2 flip-flop. Empat masukan pada PLA digunakan 2 bit untuk keadaan sekarang dan 2 bit koin. PLA menghasilkan 5 keluaran untuk 2 bit keadaan berikutnya, bit pengeluaran barang, dan bit kembalian seratusan dan duaratusan. Kita asumsikan bahwa pemasukan koin dianggap masukan dan detak juga. Rancangan PLA pada Gambar 4.25a, dapat diikuti prosesnya dengan melihat Gambar 4.25b dan 4.25c, yang disusun secara manual. Namun untuk

15 4.8. Mesin Mealy dan Moore 8 / L/ S/ S/ / A Rp B Rp Rp 3 L/ L/ L/, / / S/ C Rp 2 S/ S=seratusan (Rp ) =duaratusan (Rp 2) L=duaratusan (Rp 2) Gambar 4.23: iagram transisi keadaan pengendali mesin penjualan Masukan S L Masukan S L K.S. K.S. A B/ C/ A/ A: / / / B C/ / A/ B: / / / C / A/ A/ C: / / / A/ A/ B/ : / / / Gambar 4.24: (a) Tabel keadaan pengendali mesin penjualan (b) penetapan kode keadaan pengendali mesin penjualan kasus yang kompleks biasanya menggunakan alat bantu komputer. 4.8 Mesin Mealy dan Moore Keluaran dari rangkaian FSM yang kita bahas sebelumnya sejauh ini ditentukan oleh keadaan sekarang dan masukan. Keadaan dikelola oleh flip-flop picuan tepi surut, maka perubahan keadaan hanya terjadi saat tepi surut pada detak. Apapun perubahan yang terjadi pada masukan tidak mempunyai efek terhadap keadaan selama detak rendah. Masukan langsung menghasilkan keluaran tanpa melewati flip-flop. engan demikian perubahan masukan dapat mengakibatkan perubahan keluaran, tanpa memperhatikan detak dalam keadaan rendah atau tinggi. Pada Gambar 4.25, perubahan salah

16 82 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL z s PLA s s s (a) desimal s s s s z 2 z z d d d d d d d d d d d d d d d d d d d d (c) s s z 2 z z (b) Gambar 4.25: Mesin penjualan (a) rangkaian, (b) tabel kebenaran (c) realisasi PLA satu masukan atau dapat mengakibatkan perubahan keluaran z 2 z z tanpa tergantung pada detak. Model seperti ini dinamakan model FSM Mealy. alam model Mealy, keluaran berubah segera setelah masukan berubah, sehingga tidak ada tundaan yang diakibatkan oleh detak. Pada model FSM Moore, keluaran menyatu pada bit keadaan, sehingga perubahan keluaran terjadi pada pulsa detak setelah perubahan masukan. Kedua model ini digunakan oleh perancang rangkaian dan pada bagian ini akan kita bahas perbedaannya dengan mengemukakan contoh. Sebagai contoh model FSM Moore adalah pencacah biner 2 bit seperti pada Gambar Mesin ini mencacah dari sampai dengan 3 dan berulang dari lagi, mirip dengan pencacah modulo-4. Mesin hanya mencacah jika =, jika tidak mesin akan bertahan pada keadaan sekarang. Perlu diperhatikan bahwa keluaran menyatu pada variabel keadaan, sehingga tidak ada jalur langsung antara masukan dan keluaran yang tidak melewati flip-flop. Model Mealy dianggap lebih berdaya guna daripada model Moore sebab satu detak saja dapat mengakibatkan perubahan keluaran suatu mesin. Pe-

17 4.9. Register 83 z z Gambar 4.26: FSM Moore pencacah biner 2 bit rubahan keluaran ini dapat mengubah keluaran mesin lain, jika dihubungkan dengan masukan mesin lain tersebut, demikian seterusnya. alam model Moore, perubahan selalu sinkron dengan detak, sehingga perubahan beruntun antar mesin tidak dapat terjadi. Perubahan keluaran suatu mesin mempunyai efek yang kecil terhadap mesin berikutnya pada model Moore. Oleh karena itu, analisis dan pelacakan kesalahan dapat ditelusuri bagian per bagian dengan lebih mudah. Pada praktiknya kedua model ini digunakan. 4.9 Register Informasi yang terdiri atas bit tunggal tersimpan dalam flip-flop. Sejumlah N bit informasi membentuk satu word dengan panjang N-bit dapat disimpan dalam N flip-flop. Contoh word dengan panjang 4-bit dapat dilihat pada Gambar Susunan flip-flop yang digunakan untuk menyimpan data disebut register. alam konfigurasi pada gambar tersebut data masukan i dimasukkan ke register saat jalur Write dan Enable tinggi, sinkron dengan detak. Isi register dapat dibaca pada keluaran i hanya saat jalur Enable tinggi, karena buffer tiga keadaan terputus secara elektronis saat Enable rendah. Kita sederhanakan penggambaran register menjadi seperti Gambar Register geser akan menggeser isi pada setiap flip-flop ke flip-flop sesudahnya, dan menerima masukan pada ujung masukan serta memuntahkan isinya pada ujung keluaran, sehingga memungkinkan untuk disusun secara bersam-

18 84 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL 3 2 WR CLR EN 3 2 Gambar 4.27: Register 4-bit WR 3 2 EN 3 2 Gambar 4.28: Register 4-bit disederhanakan bungan. Perhatikan register geser pada Gambar Register dapat digeser ke kiri, digeser ke kanan, menerima masukan secara paralel, atau dibiarkan isinya tetap, semunya sinkron dengan detak. Fasilitas pemasukan paralel dan pembacaan paralel memungkinkan register geser berfungsi sebagai pengubah serial ke paralel atau pengubah paralel ke serial. 4. Pencacah Pencacah adalah bentuk lain dari register yang keluarannya mempunyai pola dalam rentang bilangan biner tertentu. Gambar 4.3 menunjukkan konfigurasi pencacah modulo 8 dengan pola biner tiap langkah adalah:,,,,,,, dan diulang lagi. Tiga flip-flop J-K ditempatkan dalam mode bergantian, dan setiap masukan detak dioperasikan AN dengan keluaran sebelumya, mengakibatkan frekuensi detak baru sebesar setengahnya. etak ini akan memicu pada flip-flop berikutnya, demikian seterusnya. Hasilnya adalah setiap flip-flop F i akan mengasilkan keluaran i dengan frekuensi frac2 i. Jika pola i dengan i = 2 sampai dengan disusun hasilnya adalah,,...,. alam rangkaian tersebut juga ditambahkan jalur RESET tak sinkron, yang akan melakukan pengisian pada pencacah, dan tidak tergantung pada keadaan, jalur detak, maupun jalur EN. Selain flip-flop pada LSB, keadaannya berubah karena keadaan flip-flop tetangganya, tidak sekedar

19 4.. Pencacah 85 c 3 2 Input geser kanan output geser kiri Input geser kanan Output geser kanan c c EN 3 2 Kendali c c Fungsi Tetap Geser kiri Geser kanan Muat paralel Input geser kanan Output geser kiri c c Output geser kanan Input geser kiri Gambar 4.29: Register geser karena detak. Rangkaian ini mirip dengan Gambar 4.8 tetapi lebih mudah diperluas menjadi ukuran yang lebih besar karena tinggal menghubungkan keluaran dari MSB unit ini ke masukan LSB unit berikutnya.

20 86 4. RANGKAIAN LOGIKA IGITAL SEKUENSIAL J J J EN K K K RESET 2 ENABLE PENCACAH MO(8) RESET 2 Gambar 4.3: Pencacah modulo 8