Field Programmable Gate Array (FPGA) merupakan perangkat keras yang nantinya akan digunakan untuk mengimplementasikan perangkat lunak yang telah diran
|
|
- Suryadi Sanjaya
- 6 tahun lalu
- Tontonan:
Transkripsi
1 DISAIN DAN IMPLEMENTASI FULL ADDER DAN FULL SUBSTRACTOR SERIAL DATA KEDALAM IC FPGA SEBAGAI PERCEPATAN PERKALIAN MATRIKS DALAM OPERASI CITRA Drs. Lingga Hermanto, MM,. MMSI., 1 Shandi Aji Pusghiyanto 2 1. Dosen Universitas Gunadarma 2. Mahasiswa Universitas Gunadarma Fakultas Ilmu Komputer dan Teknologi Informasi Universitas Gunadarma Abstraksi Field Programmable Gate Array (FPGA) merupakan perangkat keras yang nantinya akan digunakan untuk mengimplementasikan perangkat lunak yang telah dirancang sebelumnya untuk menghasilkan algoritma kompresi JPEG dan MPEG. FPGA lebih mudah digunakan dan lebih cepat dalam segi pengoperasiannya dibandingkan perangkat keras yang lain, karena di dalam FPGA kita dapat mengimplementasikan rangkaian rangkaian digital. Tujuan penulisan ini adalah untuk menganalisis algoritma penjumlahan dan pengurangan yang lebih optimal yang dibentuk kedalam rangkaian elektonika digital dan mengimplementasi algoritma tersebut pada IC FPGA Spartan-3E dengan meminimalisasi penggunaan sumber daya dari perangkat FPGA yang digunakan. Disain dan perancangan Serial Adder dan Serial Substrctor lebih efektif dibandingkan Ripple Carry Adder dan Ripple Substractor 4 bit, 6 bit, dan 8 bit dilihat dari segi penggunaan secara real time, namun sumber daya yang digunakan lebih banyak dibandingkan rangkaian Ripple Carry Adder dan Ripple Substractor. Kata Kunci : Field Programmable Gate Array (FPGA), Full Adder, Full Substractor, Ripple Carry Adder, Ripple Substractor, Serial Adder, Serial Substractor, Spartan-3E, Xilinx ISE 9.2i. I. PENDAHULUAN Perkembangan dunia multimedia sangatlah pesat, banyak sekali macam macam multimedia pada saat ini mulai dari foto ( JPEG ) dan MPEG yang meliputi citra, video, dan audio. Namun banyak multimedia yang memiliki space atau ukuran yang sangat besar sehingga berdampak pada camera digital maupun device lainnya yang berhubungan dengan multimedia. Kompresi JPEG dan MPEG menjadi solusi terbaik untuk mendapatkan ukuran JPEG atau MPEG yang lebih kecil tetapi tetap menghasilkan JPEG atau MPEG yang memiliki kualitas yang tinggi, dengan algoritma kompresi citra / video yang akan di implementasikan kedalam bentuk perangkat lunak yang nantinya akan di implementasikan kedalam perangkat keras.
2 Field Programmable Gate Array (FPGA) merupakan perangkat keras yang nantinya akan digunakan untuk mengimplementasikan perangkat lunak yang telah dirancang sebelumnya untuk menghasilkan algoritma kompresi JPEG dan MPEG. FPGA lebih mudah digunakan dan lebih cepat dalam segi pengoperasiannya dibandingkan perangkat keras yang lain, karena di dalam FPGA kita dapat mengimplementasikan rangkaian rangkaian digital. Rangkaian rangkaian digital yang bisa di implementasikan ke dalam FPGA nantinya yang akan merancang algoritma kompresi JPEG dan MPEG dengan menggunakan rangkaian schematic yang telah ada di dalam FPGA, oleh karena itu penulis tertarik untuk melakukan percobaan Desain dan Implementasi Full Adder dan Full Substractor Serial Data Kedalam IC FPGA Sebagai Penunjang Percepatan Operasi Perkalian Matriks Dalam Operasi Citra sebagai bagian dari penelitian yang memfokuskan pada Pengembangan Algoritma Coding, Perangkat Lunak dan Perangkat Keras untuk Pengamanan dan Kompresi Data Rahasia Multimedia (teks, audio, citra dan video). II. RUMUSAN MASALAH a) Merancang algoritma penjumlahan dan pengurangan yang dapat memenuhi kecepatan proses realtime. b) Membandingkan dua buah algoritma penjumlahan dan pengurangan. c) Mengimplementasikan operasi aritmetik penjumlahan dan perkalian dalam kompresi citra secara realtime. d) Rancang bangun penjumlahan dan pengurangan dengan FPGA ini dibatasi oleh beberapa parameter yang dimiliki FPGA Spartan3E, diantaranya: Four Input LUTs, Occupied Slices, Bonded IOBs, Total Equivalent Gate Count, Average Connenction delay(ns) dan Maximum Pin delay(ns) III. TINJAUAN PUSTAKA 3.1 Algoritma Penjumlahan Biner Operasi yang paling mendasar dalam suatu sistem digital adalah penjumlahan hampir semua operasi aljabar dapat dilaksanakan dengan operasi penjumlahan. Rangkaian penjumlah yang paling sederhana dan mendasar adalah penjumlah yang menjumlahkan dua angka biner. Untuk mengetahui bentuk rangkaian yang dibutuhkan kita lihat hukum penjumlahan dua angka biner sebagai berikut :
3 0 + 0 = = = = 0 carry (simpan) 1 = 10 (difference) dan pinjaman disebut B (borrow), maka tabel kebenaran pengurang sebagai berikut [11]: Dengan menyebut kedua inputan atau masukan yang dijumlahkan sebagai X dan Y, hasil penjumlahan sebagai S (Sum), Tabel a. Pengurangan Paruh ; b. Pengurang Penuh dan simpanan sebagai C (Carry), maka table kebenaran untuk rangkaian penjumlahan diatas dapat dibuat sebagai berikut [11] : X Y D B Tabel Tabel kebenaran rangkaian penjumlahan X Y S C (a) X Y Z D B (b) 3.2 Algoritma Pengurangan Biner Operasi pengurangan dapat dilaksanakan dengan penjumlahan dengan komplemen bilangan pengurang. Ini tidak berarti bahwa rangkaian untuk pengurangan tidak dapat dibentuk. Yang perlu diperhatikan dalam operasi pengurangan adalah adanya pinjaman (borrow) dari bit yang lebih mahal bila bit pengurang lebih besar dari pada bit yang dikurangi. Pada inputan atau kedua operand 3.3 FPGA XCS500E XC3S500E merupakan keluarga FPGA dari seri Spartan 3E. Spartan 3E mampu mendukung sistem dengan kecepatan clock hingga 300 MHz. Piranti tersebut dilengkapi dengan RAM di dalam chip dan dekoder input yang lebar sehingga lebih berdaya guna untuk aplikasi-aplikasi sistem digital. Spartan 3E juga dilengkapi dengan blok pengali dengan jumlah berkisar 4 sampai 36. Keluarga Spartan 3E mempunyai beberapa varian dengan kapasitas berkisar sampai gerbang. Pada skripsi ini digunakan XC3S500E yang mempunyai parameter seperti pada Tabel 2.14 berikut. [12] disebut x dan y, selisih disebut D
4 Tabel Parameter-parameter FPGA Xilinx XC3S500E. 3.4 Parameter Pemanfaatan sumber daya pada Xilinx Spartan-3E Untuk perancangan dan implementasi pada FPGA memiliki beberapa parameter untuk meminimalkan penggunaan sumber daya dan optimalisasi proses yaitu Four Input LUTs, Occupied Slices, Bonded IOBs, Total Equivalent Gate Count, Average Connenction delay(ns) dan Maximum Pin delay(ns). a. Four Input LUTs Merupakan sejenis RAM (Random Acces Memory) yang berkapasitas kecil. Di dalam FPGA, LUT ini memegang peranan penting dalam proses implementasi fungsifungsi logika. Selain itu, LUT ini berciri khas memiliki input sejumlah 4 buah. b. Occupied Slices Merupakan blok dasar pembangun FPGA. Setiap slice berisi sejumlah LUT s, flip-flop dan elemen carry logic yang membentuk desain logika sebelum pemetaan. c. Configurable Logic Blocks (CLB) Merupakan sumber daya utama untuk merancang rangkaian kombinasional secara sinkron. Masing-masing CLB berisi 4 slices dan masing- masing slices dua Look-Up Tables (LUTs) untuk merancang logika dan dua media penyimpanan yang digunakan sebagai flip-flop atau latch. d. Total Equivalent Gate Count Merupakan jumlah total dari gerbang logika yang digunakan baik gerbang dasar maupun gerbang kombinasional. e. Average Connenction delay(ns) Rata-rata waktu tunda yang dibutuhkan untuk menghubungkan Configurable Logic Blocks(CLB). f. Maximum Pin delay(ns). Maksimal waktu tunda yang dibutuhkan untuk masing-masing pin. g. Bonded I/O Sebagai interface antara external package pin dari device dan internal user logic. IV. PERANCANGAN 4.1 Modul Perancangan Ripple Carry Adder Rangkaian Ripple Carry Adder berikut penulis juga membuat 3 buah rangkaian yang terdiri dari 4 Bit, 6 Bit dan 8 Bit yang nantinya rangkaian ini akan diuji dengan rangkaian Full Adder dan Shift, manakah diantara kedua rangkaian tersebut yang memiliki hasil lebih optimal pada hasil akhir. Berikut adalah Rangkaian Ripple Carry Adder 4 Bit dan table Jenis dan fungsi port : Gambar Struktur Ripple Carry Adder 4 Bit
5 Gambar Blok Diagram Ripple Carry Adder 4 Bit Gambar Blok Diagram Ripple Carry Adder 6 Bit Gambar Schematic Ripple Carry Adder 4 Bit Gambar Schematic Ripple Carry Adder 6 Bit Gambar Struktur Ripple Carry Adder 6 Bit Gambar Struktur Ripple Carry Adder 8 Bit
6 Full Substractor dan Shift, Berikut adalah rangkaian Ripple Substractor 4 Bit : Gambar Blok Diagram Ripple Carry Adder 8 Bit Gambar Struktur Ripple Substractor 4 Bit Gambar Schematic Ripple Carry Adder 8 Bit 4.2 Modul Perancangan Ripple Substractor Rangkaian ini merupakan rangkaian pengurangan dimana rangkaian ini hampir sama dengan rangkaian Ripple Carry Adder diatas perbedaannya hanya terdapat tambahan gerbang NOT di dalam rangkaiannya, penulis juga membuat rangkaian Ripple Substractor ini menjadi 3 yaitu 4 Bit, 6 Bit dan 8 Bit yang nantinya menjadi bahan pengujian dengan rangkaian Gambar Blok Diagram Ripple Substractor 4 Bit Gambar Schematic Ripple Substractor 4 Bit
7 Gambar Struktur Ripple Subtractor 6 Bit Gambar Struktur Ripple Substractor 8 Bit Gambar Blok Diagram Ripple Substractor 6 Bit Gambar Blok Diagram Ripple Substractor 8 Bit Gambar Schematic Ripple Substractor 6 Bit Gambar Schematic Ripple Substractor 8 Bit
8 4.3 Modul Perancangan Penjumlahan Serial Adder Dibawah ini adalah perancangan penjumlahan serial adder dimana inti proses terdapat pada rangkaian Full Adder yang telah di kombinasikan dengan beberapa rangkaian lain untuk mempercepat proses penjumlahan seperti rangkaian input yang terdiri dari kombinasi gerbang AND dan rangkaian RS - Flip Flop (Register Geser Terkendali). Kemudian pada Output terdapat rangkaian kombinasi dari rangkaian D Flip Flop yang membentuk Register Buffer, dimana setiap rangkaian tersebut mempunyai fungsi yang berbeda. Gambar Schematic Serial Adder 4 Bit Gambar Struktur Serial Adder 4 Bit Gambar Struktur Serial Adder 6 Bit Gambar Blok Diagram Serial Adder 4 Bit
9 Gambar Blok Diagram Serial Adder 6 Bit Gambar Struktur Serial Adder 8 Bit Gambar Blok Diagram Serial Adder 8 Bit Gambar Schematic Serial Adder 6 Bit
10 Rangkaian ini juga memiliki blok input yang sama dengan rangkaian serial adder karena blok input pada rangkaian ini memeliki fungsi yang sama sebagai register terkendali untuk nilai inputan yang akan diolah atau diproses di dalam rang Full Substractor. Penulis juga membuat 3 buah rangkaian yaitu, 4 Bit, 6 Bit dan 8 Bit yang nantinya pada tahap pengujian akan dibandingkan dengan rangkaian Full Substractor, berikut adalah rangkaian serial substractor 4 Bit dan table jenis dan fungsi port dari rangkaian serial substractor 4 Bit : Gambar Schematic Serial Adder 8 Bit 4.4 Modul Perancangan Serial Substractor Rangkaian serial Substractor merupakan rangkaian Full Substractor pada inti dalam rangkaian ini, dimana rangkaian ini telah di kombinasikan dengan rangkaian RS Flip flop sebagai Register Terkendali dan D Flip flop yang terdapat pada bagian akhir dari rangkaian ini yang berfungsi sebagai output yang memiliki kesamaan fungsi pada rangakain serial substractor yang telah dibahas sebelumnya. Gambar Struktur Serial Substractor 4 Bit
11 Gambar Blok Diagram Serial Substractor 4 Bit Gambar Struktur Serial Substractor 6 Bit Gambar Blok Diagram Serial Substractor 6 Bit Gambar Schematic Serial Substractor 4 Bit
12 Gambar Blok Diagram Serial Substractor 8 Bit Gambar Schematic Serial Substractor 6 Bit Gambar Struktur Serial Substractor 8 Bit Gambar Schematic Serial Substractor 8 Bit
13 V. SIMULASI Pengujian hasil perancangan penjumlahan dan pengurangan ini salah satunya dilakukan dengan simulasi menggunakan perangkat lunak Xilinx ISE simulator. Simulasi secara perangkat lunak dilakukan pada satu rangkaian penjumlahan dan pengurangan secara utuh dan pada tiaptiap unit pada rangkaian penjumlahan dan pengurangan. 5.1 Pengaturan Clock Simulasi Untuk melakukan simulasi tentunya akan dibutuhkan sinyal clock, besarnya clock yang digunakan akan mempengaruhi waktu kecepatan proses dalam eksekusi. Berikut merupakan perhitungan clock yang digunakan pada simulasi rancangan penjumlahan dan pengurangan ini: Gambar Simulasi Ripple Carry Adder 6 Bit 1/25 : 10 6 = 4 x 10-9 s = 4 ns Keterangan: 25 = Kecepatan 25 gambar dalam sekali eksekusi 10 6 = 10 Megapixel / citra 5.2 Simulasi Rancangan Ripple Carry Adder Gambar Simulasi Ripple Carry Adder 4 Bit Gambar Simulasi Ripple Carry Adder 8 Bit
14 5.3 Simulasi Rancangan Ripple Substractor Gambar Simulasi Ripple Substractor 4 Bit Gambar Simulasi Ripple Substractor 8 Bit 5.4 Simulasi Rancangan Serial Adder Gambar Simulasi Ripple Substractor 6 Bit Gambar Simulasi Serial Adder 4 Bit
15 Gambar Simulasi Serial Adder 6 Bit Gambar Simulasi Serial Adder 8 Bit 5.5 Simulasi Serial Substractor Gambar Simulasi Serial Substractor 4 Bit
16 5.6 Desain dan Implementasi pada FPGA Desain dari Ripple Carry Adder, Ripple Substractor, Serial Adder dan Serial Substractor 4x4,6x6 dan 8x8 telah diselesaikan dengan menggunakan VHDL dan implementasi dalam Xilinx Spartan-3E (package :FG320, speed :-4), dalam proses pembuatan desain ini menggunakan Design tool Xilinx ISE 9.2i. Tabel 5.6.1menunjukan Pemanfaatan sumber daya untuk Spartan-3E pada desain dan implementasi penjumlahan dan pengurangan. VI. KESIMPULAN Gambar Simulasi Serial Substractor 6 Bit Gambar Simulasi Serial Substractor 8 Bit Berdasarkan hasil pengamatan dan analisis yang telah dilakukan dapat disimpulkan bahwa secara umum : 1. Pemakaian sumber daya yang dibutuhkan oleh rangkaian baik penjumlahan secara serial adder dan pengurangan secara serial adder lebih banyak dibandingkan dengan rangkaian penjumlahan ripple carry adder dan pengurangan ripple substractor. 2. Jika pengguanaan rangkaian secara real time maka penjumlahan secara serial adder dan pengurangan secara serial substractor lebih efektif dibandingkan penjumlahan secara ripple carry adder dan pengurangan secara ripple substractor 3. Rangkaian rangkaian yang telah dirangkai dan semua rangkaian telah memenuhi semua criteria yang diinginkan untuk Pengembangan Algoritma Coding, Perangkat Lunak dan Perangkat Keras untuk Pengamanan dan Kompresi Data Rahasia Multimedia (teks, audio, citra dan video)
17 Tabel Tabel Pemanfaatan sumber daya untuk Spartan-3E pada desain dan implementasi penjumlahan dan pengurangan Lebar Bit Rangkaian Four Input Occupied Bonded Total Equivalent Average Connection Maximum Pin LUTs Slices IOBs {9312} {4656} {232} Gate Count delay (ns) delay (ns) n = 4x4 Ripple Carry Adder Serial Adder n = 6x6 Ripple Carry Adder Serial Adder n = 8x8 Ripple Carry Adder Serial Adder n = 4x4 Ripple Substractor Serial Substractor n = 6x6 Ripple Substractor Serial Substractor n = 8x8 Ripple Substractor Serial Substractor VII. DAFTAR PUSTAKA [1]. zeysrpb6g/mclssfrxlzq8r49/digital+electron ics+principles%2c+devices+and+applicati ons+by+anil+kumar+maini.pdf [2]. bptunikompp-gdl-sindrianil arithm-t.pdf [3]. ycontent.com/attachment/0/ R@6WbgoKCrwAACqNcX01/Gerbang%2 0Logika.pdf?key=alfianaceh:journal:1&nmi d= [4]. 20-%20Gerbang gerbang%20sistem%20digital.pdf [5].Widjanarka N,IR.Wijaya.2006.Teknik Digital.Jakarta,Erlangga. [6]. e%20chapter%201.doc [7]. Programmable-Gate-Array [8]. fpga.html
18 [9]. [10]. Modul Praktikum FPGA [11]. ml
untuk ASIC tinggi, algoritma harus diverifikasi dan dioptimalkan sebelum implementasi. Namun dengan berkembangnya teknologi VLSI, implementasi perangk
IMPLEMENTASI SERIAL MULTIPLIERS 8 BIT KE DALAM IC FPGA SEBAGAI PENDUKUNG PERCEPATAN OPERASI PERKALIAN DALAM KOMPRESI CITRA Drs. Lingga Hermanto, MMSi 1 Iman Ilmawan Muharam 2 1. Dosen Universitas Gunadarma
Lebih terperinciRUMUSAN MASALAH Rumusan masalah yang diambil penulis ialah mengembangkan dari latar belakang masalah yang telah diuraikan di atas, dan dapat diperoleh
DESAIN METODE PENGATURAN DATA BARIS CITRA BLOK 8 PIXEL UNTUK IMPLEMENTASI PADA IC FPGA SEBAGAI PENDUKUNG PERCEPATAN OPERASI PERKALIAN QDCT DALAM PROSES KOMPRESI CITRA JPEG Drs. Lingga Hermanto, MMSi 1
Lebih terperinciberkapasitas besar mengakibatkan orang tidak masalah jika mempunyai data yang berukuran lebih besar. apabila data tersebut adalah gambar. maka dengan
DESAIN SISTEM MEMORI UNTUK PENYIMPANAN NILAI-NILAI MATRIKS QDCT PADA PROSES KOMPRESI JPEG. Drs. Lingga Hermanto, MM,. MMSI., 1 Tommy Kurniardi 2 1. Dosen Universitas Gunadarma 2. Mahasiswa Universitas
Lebih terperinciFPGA Field Programmable Gate Array
FPGA Field Programmable Gate Array Missa Lamsani Hal 1 FPGA FPGA (Field Programable Gate Array) adalah rangkaian digital yang terdiri dari gerbanggerbang logika dan terinterkoneksi sehingga dapat terhubung
Lebih terperinciARSITEKTUR FPGA. Veronica Ernita K.
ARSITEKTUR FPGA Veronica Ernita K. Arsitektur Dasar FPGA Antifuse. Fine, Medium, dan Coarse-grained. MUX dan LUT Logic Block. CLB, LAB dan Slices. Fast Carry Chains. Embedded in FPGA. Processor Cores.
Lebih terperinciBAB I PENDAHULUAN Latar Belakang Rumusan Masalah Tujuan
BAB I PENDAHULUAN 1.1 Latar Belakang Field Programmable Gate Array (FPGA) ialah IC digital yang sering digunakan untuk mengimplementasikan rangkain digital. Jika dilihat dari segi namanya, Field Programmable
Lebih terperinciBAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA
BAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA Bab ini membahas tentang proses verifikasi dan implementasi desain ke FPGA board. Proses verifikasi meliputi simulasi fungsional, simulasi gate-level, dan verifikasi
Lebih terperinciPERCOBAAN 8. RANGKAIAN ARITMETIKA DIGITAL DASAR
PERCOBAAN 8. TUJUAN: Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu Memahami rangkaian aritmetika digital : adder dan subtractor Mendisain rangkaian adder dan subtractor (Half dan Full)
Lebih terperinci2.4 Sistem Penghapus Derau (Noise Canceling) Algoritma Recursive Least Square (RLS) Field Programmable Gate Array (FPGA) 16
DAFTARISI FIALAMAN JUDUL i LEMBAR PENGESAHAN DOSEN PEMBIMBING h" LEMBAR PENGESAHAN DOSENPENGUJI jij HALAMANPERSEMBAHAN jv HALAMANMOTTO v KATA PENGANTAR V1 ABSTRAKSI viii DAFTARISI ix DAFTARGAMBAR xii DAFTARTABEL
Lebih terperinciBAB VIII REGISTER DAN COUNTER
BAB VIII REGISTER DAN COUNTER 8.1 Register Register adalah kumpulan dari elemen-elemen memori yang bekerja bersama sebagai satu unit. Register yang paling sederhana tidak lebih dari sebuah penyimpan kata
Lebih terperinci6. Rangkaian Logika Kombinasional dan Sequensial 6.1. Rangkaian Logika Kombinasional Enkoder
6. Rangkaian Logika Kombinasional dan Sequensial Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciPerancangan Rangkaian Digital, Adder, Substractor, Multiplier, Divider
Perancangan Rangkaian Digital, Adder, Substractor, Multiplier, Divider Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom
Lebih terperinciPERANCANGAN FILTER FIR MENGGUNAKAN SOFTWARE XILINX ISE 9.2i
PERANCANGAN FILTER FIR MENGGUNAKAN SOFTWARE XILINX ISE 9.2i A. PENDAHULUAN Filter FIR yang dirancang memiliki persamaan sebagai berikut. ( ) ( ) ( ) ( ) Gambar struktur (diagram blok) dari filter ini adalah
Lebih terperinciDESAIN SKEMATIK ALGORITMA HISTOGRAM UNTUK KEBUTUHAN ANALISIS TEKSTUR CITRA BERBASIS FPGA (Field Programmable Gate Array)
DESAIN SKEMATIK ALGORITMA HISTOGRAM UNTUK KEBUTUHAN ANALISIS TEKSTUR CITRA BERBASIS FPGA (Field Programmable Gate Array) Atit Pertiwi 1 Sarifudin Madenda 2 Sunny Arief Sudiro 3 1,2,3 Jurusan Sistem Komputer,
Lebih terperinciBABI PENDAHULUAN 1.1 Latar Belakang
BABI PENDAHULUAN 1.1 Latar Belakang Saat ini transformasi wavelet banyak sekali digunakan dan bermanfaat untuk analisis numerik, analisis isyarat, aplikasi kontrol dan aplikasi audio [1]. Dalam analisis
Lebih terperinciR ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL
R ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu Rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciBAB 1. Pendahuluan. diprogram secara digital ditemukan seperti IC sederhana seperti General Array
BAB 1 Pendahuluan 1.1 Latar Belakang Perkembangan dunia dalam segala aspek kehidupan makin hari semakin cepat apalagi belakangan ini sangat pesat sekali perkembangnya, terutama perkembangan pada dunia
Lebih terperinciMODUL TRAINER DIGITAL YANG DIGUNAKAN SEBAGAI MODUL PEMBELAJARAN PENDIDIKAN VOKASI BIDANG ELEKTRONIKA
MODUL TRAINER DIGITAL YANG DIGUNAKAN SEBAGAI MODUL PEMBELAJARAN PENDIDIKAN VOKASI BIDANG ELEKTRONIKA Eko Mardianto 1, Mohd Ilyas Hadikusuma 2 1,2 Program Studi Teknik Elektronika Jurusan Teknik Elektro
Lebih terperinciLEMBAR TUGAS MAHASISWA ( LTM )
LEMBAR TUGAS MAHASISWA ( LTM ) RANGKAIAN DIGITAL Program Studi Teknik Komputer Jenjang Pendidikan Program Diploma III Tahun AMIK BSI NIM NAMA KELAS :. :.. :. Akademi Manajemen Informatika dan Komputer
Lebih terperinciGerbang AND Gerbang OR Gerbang NOT UNIT I GERBANG LOGIKA DASAR DAN KOMBINASI. I. Tujuan
I. Tujuan UNIT I GERBANG LOGIKA DASAR DAN KOMBINASI 1. Dapat membuat rangkaian kombinasi dan gerbang logika dasar 2. Memahami cara kerja dari gerbang logika dasar dan kombinasi 3. Dapat membuat table kebenaran
Lebih terperinciIMPLEMENTASI FIELD PROGRAMMABLE GATE ARRAY (FPGA) UNTUK MEMBUAT GAME RICOCHET. Naskah Publikasi. diajukan oleh Astona Sura Satrida
IMPLEMENTASI FIELD PROGRAMMABLE GATE ARRAY (FPGA) UNTUK MEMBUAT GAME RICOCHET Naskah Publikasi diajukan oleh Astona Sura Satrida 08.11.2471 Kepada SEKOLAH TINGGI MANAJEMEN INFORMATIKA DAN KOMPUTER AMIKOM
Lebih terperinciSIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILINX
Konferensi Nasional Sistem Informasi 23, STMIK Bumigora Mataram 4-6 Pebruari 23 Makalah Nomor: KNSI-343 SIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILINX Ayu Astariatun, Nelly Sulistyorini 2,
Lebih terperinciLaboratorium Dasar Teknik Elektro - Sekolah Teknik Elektro dan Informatika ITB
MODUL 2 PENGENALAN DESAIN MENGGUNAKAN FPGA Iskandar Setiadi (13511073) Asisten: Alfian Abdi / 13208044 Tanggal Percobaan: 01/10/2012 EL2195-Praktikum Sistem Digital Laboratorium Dasar Teknik Elektro -
Lebih terperinciKonferensi Nasional Sistem dan Informatika 2011; Bali, November 12, 2011
IMPLEMENTASI ALGORITMA SNOW 2.0 DALAM FIELD PROGRAMMABLE GATE ARRAY (FPGA) SEBAGAI CRYPTOPROCESSOR ENKRIPSI/DEKRIPSI DATA PADA FPGA XILINX SPARTAN 3E XC3S500E Agus Mahardika Ari Laksmono, Mohamad Syahral
Lebih terperinciPERANCANGAN PLC MENGGUNAKAN FPGA
PERANCANGAN PLC MENGGUNAKAN FPGA Satrio Dewanto 1 ; Hadi Yoshua 2 ; Bambang 3 ; Muhammad Nabil 4 1 Jurusan Sistem Komputer, Fakultas Ilmu Komputer, Universitas Bina Nusantara, Jalan K.H. Syahdan No. 9,
Lebih terperinciDari tabel kebenaran half adder, diperoleh rangkaian half adder sesuai gambar 4.1.
PERCOBAAN DIGITAL 03 PENJUMLAH (ADDER) 3.1. TUJUAN PERCOBAAN Mahasiswa mengenal, mengerti, dan memahami: 1. Operasi half adder dan full adder. 2. Operasi penjumlahan dan pengurangan biner 4 bit. 3.2. TEORI
Lebih terperinciBAB V RANGKAIAN ARIMATIKA
BAB V RANGKAIAN ARIMATIKA 5.1 REPRESENTASI BILANGAN NEGATIF Terdapat dua cara dalam merepresentasikan bilangan biner negatif, yaitu : 1. Representasi dengan Tanda dan Nilai (Sign-Magnitude) 2. Representasi
Lebih terperinciPerancangan dan Implementasi Algoritma DES untuk Mikroprosesor Enkripsi dan Dekripsi pada FPGA
Perancangan dan Implementasi Algoritma DES untuk Mikroprosesor Enkripsi dan Dekripsi pada FPGA Imaduddin Amrullah Muslim 1), R.Rizal Isnanto 2), Eko Didik Widianto 3) Program Studi Sistem Komputer, Fakultas
Lebih terperinciANALISIS PERBANDINGAN METODE PERKALIAN ARRAY DAN BOOTH. Hendra Setiawan 1*, Fahmi Nugraha 1. Jl. Kaliurang km.14.5, Yogyakarta 55582
ANALISIS PERBANDINGAN METODE PERKALIAN ARRAY DAN BOOTH Hendra Setiawan 1*, Fahmi Nugraha 1 1 Program Studi Teknik Elektro, Fakultas Teknologi Industri, Universitas Islam Indonesia Jl. Kaliurang km.14.5,
Lebih terperinciTSK205 Sistem Digital. Eko Didik Widianto
TSK205 Sistem Digital Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Di kuliah sebelumnya dibahas tentang representasi bilangan, operasi aritmatika (penjumlahan dan pengurangan),
Lebih terperinciLAB SHEET TEKNIK DIGITAL. Dibuat oleh : Dilarang memperbanyak sebagian atau seluruh isi dokumen
No. LST/EKO/DEL 214/09 Revisi : 02 Tgl : 5 Mei 2010 Hal 1 dari 6 1. Kompetensi Memahami cara kerja rangkaian adder dan rangkaian subtractor. 2. Sub Kompetensi Memahami cara kerja rangkaian adder. Memahami
Lebih terperinciIMPLEMENTASI FIELD PROGRAMMABLE GATE ARRAY DALAM PERANCANGAN ARITHMETIC-LOGIC UNIT DAN SHIFTER
IMPLEMENTASI FIELD PROGRAMMABLE GATE ARRAY DALAM PERANCANGAN ARITHMETIC-LOGIC UNIT DAN SHIFTER Ferry Wahyu Wibowo STMIK AMIKOM Yogyakarta e-mail : ferrywahyuwibowo@scientist.com Abstraksi Paper ini membahas
Lebih terperinciBAB 1 PENDAHULUAN. Penggunaan teknik penjamakan dapat mengefisienkan transmisi data. Pada
BAB 1 PENDAHULUAN 1.1 Latar Belakang Penggunaan teknik penjamakan dapat mengefisienkan transmisi data. Pada salah satu teknik penjamakan, yaitu penjamakan pembagian frekuensi (Frequency Division Multiplexing,
Lebih terperinciImplementasi Low Pass Filter Digital IIR (Infinite-Impulse Response) Butterworth pada FPGA
Implementasi Low Pass Filter Digital IIR (Infinite-Impulse Response) Butterworth pada FPGA Fikri Aulia, Mochammad Rif an, ST., MT., dan Raden Arief Setyawan, S.T., MT. Abstrak FPGA merupakan IC yang dapat
Lebih terperinciBAB VI RANGKAIAN-RANGKAIAN ARITMETIK
A VI RANGKAIAN-RANGKAIAN ARITMETIK Fungsi terpenting dari hampir semua computer dan kalkulator adalah melakukan operasi-operasi aritmetik. Operasi-operasi ini semuanya dilaksanakan di dalam unit aritmetik
Lebih terperinciImplementasi Penampil Citra Dengan Menggunakan Picoblaze FPGA
Implementasi Penampil Citra Dengan Menggunakan Picoblaze FPGA Debyo Saptono 1,Reza Aditya Firdaus 2,Atit Pertiwi 3 1Fakultas Teknik-Jurusan Teknik Elektro, Universitas Gunadarma, Depok 16424 E-mail : debyo@staff.gunadarma.ac.id
Lebih terperinciTKC305 - Sistem Digital Lanjut. Eko Didik Widianto. Sistem Komputer - Universitas Diponegoro
,, TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Bahasan Kuliah, Sebelumnya dibahas elemen rangkaian sekuensial berupa flip-flop dan latch yang mampu menyimpan informasi
Lebih terperinciImplementasi Prototipe Sistem Kontrol Elevator Berbasis FPGA Menggunakan VHDL
Implementasi Prototipe Sistem Kontrol Elevator Berbasis FPGA Menggunakan VHDL Agfianto Eko Putra 1, Heru Arif Yuliadi 2 1,2 Elektronika dan Instrumentasi (ELINS), FMIPA Universitas Gadjah Mada, Bulaksumur,
Lebih terperinciPENDAHULUAN PULSE TRAIN. GATES ELEMEN LOGIKA
LOGIKA MESIN PENDAHULUAN Data dan instruksi ditransmisikan diantara berbagai bagian prosesor atau diantara prosesor dan periperal dgn menggunakan PULSE TRAIN. Berbagai tugas dijalankan dgn cara menyampaikan
Lebih terperinciTeknologi Implementasi dan Metodologi Desain Sistem Digital
Metodologi Desain TSK505 - Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang teknologi implementasi sistem digital di IC keluarga 7400, PLD (PLA,
Lebih terperinciPublikasi Jurnal Skripsi
IMPLEMENTASI INVERSE DISCRETE COSINE TRANSFORM (IDCT) PADA FIELD PROGRAMMABLE GATE ARRAY (FPGA) Publikasi Jurnal Skripsi Disusun oleh : SAFRIL WAHYU PAMUNGKAS NIM. 0810633081-63 KEMENTERIAN PENDIDIKAN
Lebih terperinciBAB 1 PENDAHULUAN. 1.1 Latar Belakang Masalah
BAB 1 PENDAHULUAN 1.1 Latar Belakang Masalah Teknologi komunikasi digital telah berkembang dengan sangat pesat. Telepon seluler yang pada awalnya hanya memberikan layanan komunikasi suara, sekarang sudah
Lebih terperinciArsitektur Komputer. Rangkaian Logika Kombinasional & Sekuensial
Arsitektur Komputer Rangkaian Logika Kombinasional & Sekuensial 1 Rangkaian Logika Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu : Rangkaian Kombinasional adalah rangkaian yang kondisi
Lebih terperinciLAPORAN PRAKTIKUM DIGITAL
LAPORAN PRAKTIKUM DIGITAL NOMOR PERCOBAAN : 10 JUDUL PERCOBAAN : Half / Full Adder, Adder Subtractor KELAS / GROUP : Telkom 2-A / 6 NAMA PRAKTIKAN : 1. Nur Aminah (Penanggung Jawab) 2. M. Aditya Prasetyadin
Lebih terperinciReview Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TKC305 - Sistem Lanjut Desain Eko Didik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar HDL
Lebih terperinciDesign Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)
Design Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring
Lebih terperinciRangkaian Kombinasional
9/9/25 Tahun Akademik 25/26 Semester I DIGB3 Konfigurasi Perangkat Keras Komputer Rangkaian Kombinasional Mohamad Dani (MHM) E-mail: mohamaddani@gmailcom Hanya dipergunakan untuk kepentingan pengajaran
Lebih terperinciBAB I PENDAHULUAN. Gambar 1.1 : Xilinx Foundation Series
BAB I PENDAHULUAN OBYEKTIF : - Memahami perangkat lunak Xilinx secara umum - Memahami komponen-komponen simulator Xilinx 1.1 Perangkat Lunak Xilinx Xilink ( Xilink Foundation Series) adalah suatu perangkat
Lebih terperinciBAB III COUNTER. OBYEKTIF : - Memahami jenis-jenis counter - Mampu merancang rangkaian suatu counter
B III COUNTER OBYEKTIF : - Memahami jenis-jenis counter - Mampu merancang rangkaian suatu counter 3.1 Counter secara umum Counter merupakan rangkaian logika pengurut, karena counter membutuhkan karakteristik
Lebih terperinciSIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILLINX
SIMULASI RANGKAIAN DIGITAL MESIN PENJUAL KOPI DENGAN XILLINX Nama :Ayu Astariatun NPM :16409291 Jurusan :Teknik Elektro Pembimbing :Dr. Ir. Hartono Siswono, MT Latar Belakang Masalah Vending machine adalah
Lebih terperinciBAB 1 PENDAHULUAN. 1.1 Latar Belakang
BAB 1 PENDAHULUAN 1.1 Latar Belakang Perkembangan teknologi satelit begitu cepat akhir-akhir ini. Saat ini IT Telkom sedang mengembangkan satelit nano atau nanosatelit untuk keperluan riset. Nanosatelit
Lebih terperinciDASAR-DASAR RANGKAIAN SEKUENSIAL 2
PERCOBAAN 2. DASAR-DASAR RANGKAIAN SEKUENSIAL 2 2.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membuat SR Flip-flop dari gerbang NOR Membuat SR Flip-flop dari gerbang NAND
Lebih terperinciBAB III PERANCANGAN DAN REALISASI ALAT. modulator 8-QAM seperti pada gambar 3.1 berikut ini: Gambar 3.1 Blok Diagram Modulator 8-QAM
BAB III PERANCANGAN DAN REALISASI ALAT 3.1 Pembuatan Modulator 8-QAM Dalam Pembuatan Modulator 8-QAM ini, berdasarkan pada blok diagram modulator 8-QAM seperti pada gambar 3.1 berikut ini: Gambar 3.1 Blok
Lebih terperinciRangkaian Kombinasional
Eko Didik Widianto (didik@undip.ac.id) Sistem Komputer - Universitas Diponegoro @2011 eko didik widianto (http://didik.blog.undip.ac.id) TSK205 Sistem Digital - Siskom Undip 1 / 18 Review Kuliah Di kuliah
Lebih terperinciImplementasi Discrete Cosine Transform Pada Field Programmable Gate Array
Implementasi Discrete Cosine Transform Pada Field Programmable Gate Array Yan Felix Monangin, Waru Djuriatno ST., MT., Mochammad Rif an, ST., MT. Jurusan Teknik Elektro Fakultas Teknik Universitas Brawijaya
Lebih terperinciSistem. Bab 6: Combinational 09/01/2018. Bagian
Sistem ab 6: Combinational Prio Handoko, S. Kom., M.T.I. agian Capaian Pembelajaran Mahasiswa mampu menjelaskan prinsip kerja rangkaian logika kombinasional ADDER, SUSTRACTOR. Mahasiswa mampu menjelaskan
Lebih terperinciBAB 1 PENDAHULUAN. dengan teknologi digital, maka perangkat tersebut memiliki sebuah integrated
BAB 1 PENDAHULUAN 1.1 Latar Belakang Teknologi digital kini sudah dapat dinikmati hampir di semua produk yang ada di sekitar kita. Mulai dari kamera, televisi, telepon, sampai mesin cuci. Jika sebuah perangkat
Lebih terperinciPLA & PLD Programmable Logic Array Programmable Logic Device
PLA & PLD Programmable Logic Array Programmable Logic Device Missa Lamsani Hal 1 Macam-macam Penyusunan Rangkaian Digital IC digital diskret Programmable logic SPLD CPLD FPGA ASIC Missa Lamsani Hal 2 Sejarah
Lebih terperinciKONTRAK PEMBELAJARAN (KP) MATA KULIAH
KONTRAK PEMBELAJARAN (KP) MATA KULIAH Kode MK: TKC305 Program Studi Sistem Komputer Fakultas Teknik Universitas Diponegoro Pengajar : Eko Didik Widianto, ST, MT Semester : 5 KONTRAK PEMBELAJARAN Nama Mata
Lebih terperinciBAB VI RANGKAIAN ARITMATIKA
BAB VI RANGKAIAN ARITMATIKA 6.1 Pendahuluan Pada saat ini banyak dihasilkan mesin-mesin berteknologi tinggi seperti komputer atau kalkulator yang mampu melakukan fungsi operasi aritmatik yang cukup kompleks
Lebih terperinciSISTEM DIGITAL; Analisis, Desain dan Implementasi, oleh Eko Didik Widianto Hak Cipta 2014 pada penulis GRAHA ILMU Ruko Jambusari 7A Yogyakarta 55283
SISTEM DIGITAL; Analisis, Desain dan Implementasi, oleh Eko Didik Widianto Hak Cipta 2014 pada penulis GRAHA ILMU Ruko Jambusari 7A Yogyakarta 55283 Telp: 0274-889398; Fax: 0274-889057; E-mail: info@grahailmu.co.id
Lebih terperinciBAB I PENDAHULUAN 1.1 LATAR BELAKANG
BAB I PENDAHULUAN 1.1 LATAR BELAKANG Perkembangan teknologi dijital telah menunjukkan pengaruh yang luar biasa bagi kehidupan manusia. Dimulai sejak kurang lebih era tahun 60-an dimana suatu rangkaian
Lebih terperinciBAB I PENDAHULUAN. komunikasi nirkabel mulai dari generasi 1 yaitu AMPS (Advance Mobile Phone
BAB I PENDAHULUAN 1.1 Latar Belakang Sistem komunikasi mengalami perkembangan yang sangat pesat terutama sistem komunikasi nirkabel. Hal ini dikarenakan tuntutan masyarakat akan kebutuhan komunikasi di
Lebih terperinci1 Deskripsi Perkuliahan
Kontrak Perkuliahan Mata Kuliah : Sistem Digital Kode / SKS : TSK 205 / 2 SKS Pengajar : Eko Didik Widianto, ST., MT. Jadwal : a) Kamis, jam 09.30 11.10, Ruang D304 (Kelas A) b) Selasa, jam 07.50 09.30,
Lebih terperinciRancang Bangun Penyandian Saluran HDB3 Berbasis FPGA
Rancang Bangun Penyandian Saluran HDB3 Berbasis FPGA Sahbuddin Abdul Kadir 1, Irmawati 2 1,2 Teknik Elektro, Politeknik Negeri Ujung Pandang dinsth@yahoo.com, irmawati@poliupg.ac.id Abstrak Pada sistem
Lebih terperinciREGISTER DAN COUNTER.
REGISTER DAN COUNTER www.st3telkom.ac.id Register Register adalah rangkaian yang tersusun dari satu atau beberapa flip-flop yang digabungkan menjadi satu. Flip-Flop disebut juga sebagai register 1 bit.
Lebih terperinciMERGESORT DALAM TINGKAT REGISTER TRANSFER LOGIC BERBASIS FIELD PROGRAMMABLE GATE ARRAY
MERGESORT DALAM TINGKAT REGISTER TRANSFER LOGIC BERBASIS FIELD PROGRAMMABLE GATE ARRAY Ferry Wahyu Wibowo Dosen STMIK AMIKOM Yogyakarta ferrywahyu@gmail.com Abstrak Telah dibuat rangkaian yang berfungsi
Lebih terperinciTSK505 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TSK505 - Sistem Digital Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar
Lebih terperinciLAB #4 RANGKAIAN LOGIKA SEKUENSIAL
LAB #4 RANGKAIAN LOGIKA SEKUENSIAL TUJUAN 1. Untuk mempelajari bagaimana dasar rangkaian logika sekuensial bekerja 2. Untuk menguji dan menyelidiki pengoperasian berbagai Latch dan sirkuit Flip- Flop PENDAHULUAN
Lebih terperinciadalah frekuensi detak masukan mula-mula, sehingga membentuk rangkaian
Pertemuan ke 2 1 BAB I Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang aplikasi elemen flip-flop pada counter dan register serta clock mode, pulse mode, dan level mode. Manfaat Memberikan
Lebih terperinciBAB 1 PENDAHULUAN. 1.1 Latar Belakang Masalah
BAB 1 PENDAHULUAN 1.1 Latar Belakang Masalah Perkembangan teknologi komunikasi dalam sepuluh tahun terakhir meningkat dengan sangat cepat. Salah satunya adalah televisi digital. Televisi digital adalah
Lebih terperinciRANGKAIAN PEMBANDING DAN PENJUMLAH
RANGKAIAN PEMBANDING DAN PENJUMLAH Gerbang-gerbang logika digunakan dalam peralatan digital dan sistem informasi digital untuk : a. mengendalikan aliran informasi, b. menyandi maupun menerjemahkan sandi
Lebih terperinci1. FLIP-FLOP. 1. RS Flip-Flop. 2. CRS Flip-Flop. 3. D Flip-Flop. 4. T Flip-Flop. 5. J-K Flip-Flop. ad 1. RS Flip-Flop
1. FLIP-FLOP Flip-flop adalah keluarga Multivibrator yang mempunyai dua keadaaan stabil atau disebut Bistobil Multivibrator. Rangkaian flip-flop mempunyai sifat sekuensial karena sistem kerjanya diatur
Lebih terperinciBAB 5 VERIFIKASI DAN SINTESIS INVERSE-CABAC
BAB 5 VERIFIKASI DAN SINTESIS INVERSE-CABAC Setelah proses perancangan arsitektur Inverse-CABAC dan perancangan RTL dalam kode Verilog HDL selesai dilakukan, tahap berikutnya adalah memverifikasi dan sintesis
Lebih terperinciSATUAN ACARA PERKULIAHAN Mata Kuliah : Rangkaian Digital A
SATUAN ACARA PERKULIAHAN Mata Kuliah : Rangkaian Digital A Proses Belajar Mengajar Media : Evaluasi : Dosen : Menjelaskan, Memberi contoh, Diskusi, Memberi tugas * Papan Tulis * Hasil Test Mahasiswa :
Lebih terperinciRangkaian ALU (Arithmetic and Logic Unit) yang digunakan untuk menjumlahkan bilangan dinamakan dengan Adder. Adder juga sering disebut rangkaian
Rangkaian ALU (Arithmetic and Logic Unit) yang digunakan untuk menjumlahkan bilangan dinamakan dengan Adder. Adder juga sering disebut rangkaian kombinasional aritmetika Ada 3 jenis Adder : Rangkaian Adder
Lebih terperinciSATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A
SATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A Proses Belajar Mengajar Media : Evaluasi : Dosen : Menjelaskan, Memberi contoh, Diskusi, Memberi tugas * Papan Tulis * Hasil Test Mahasiswa : Mendengarkan,
Lebih terperinciSILABUS MATAKULIAH. Indikator Pokok Bahasan/Materi Aktivitas Pembelajaran
SILABUS MATAKULIAH Revisi : - Tanggal Berlaku : September 2014 A. Identitas 1. Nama Matakuliah : A11.54304/ Sistem Digital 2. Program Studi : Teknik Informatika-S1 3. Fakultas : Ilmu Komputer 4. Bobot
Lebih terperinciSATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A Kode : KK
SATUAN ACARA PERKULIAHAN Mata Kuliah : Sistem Digital A Kode : KK-045329 Proses Belajar Mengajar Media : Evaluasi : Dosen : Menjelaskan, Memberi contoh, Diskusi, Memberi tugas * Papan Tulis * Hasil Test
Lebih terperinciLampu lalu lintas sederhana berbasis Field Programmable Gate Array (FPGA) menggunakan Finite State Machine
Lampu lalu lintas sederhana berbasis Field Programmable Gate Array (FPGA) menggunakan Finite State Machine Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring Road Utara,
Lebih terperinciI. Pendahuluan. II. Tujuan. III. Gambaran Disain. MODUL 3 Stopwatch
MODUL 3 Stopwatch I. Pendahuluan Pada praktikum ini, anda akan mempelajari cara mengembangkan sebuah sistem pada IC FPGA Spartan-II buatan menggunakan software ISE WebPack. Sistim yang dibuat adalah sebuah
Lebih terperinciDosen Pembimbing : 1.Dr. Muhammad Rivai, ST, MT 2.Ir. Totok Mujiono M.I. Kom
Dosen Pembimbing : 1.Dr. Muhammad Rivai, ST, MT 2.Ir. Totok Mujiono M.I. Kom Latar Belakang Industri yang ada saat ini menghhasilkan gas yang berbahaya bagi manusia. Sensor QCM 20 Mhz mempunyai sensitivitas
Lebih terperinciAplikasi FPGA dalam Pengontrolan Ruangan
UNIVERSITAS BINA NUSANTARA Jurusan Sistem Komputer Skripsi Sarjana Komputer Semester Genap 2003/2004 Aplikasi FPGA dalam Pengontrolan Ruangan Hendri 0400539326 Tinus Chondro 0400530112 Robin Saor 0400535826
Lebih terperinciDari tabel diatas dapat dibuat persamaan boolean sebagai berikut : Dengan menggunakan peta karnaugh, Cy dapat diserhanakan menjadi : Cy = AB + AC + BC
4. ALU 4.1. ALU (Arithmetic and Logic Unit) Unit Aritmetika dan Logika merupakan bagian pengolah bilangan dari sebuah komputer. Di dalam operasi aritmetika ini sendiri terdiri dari berbagai macam operasi
Lebih terperinciMODUL 3 GERBANG LOGIKA DASAR
MODUL 3 GERBANG LOGIKA DASAR A. TEMA DAN TUJUAN KEGIATAN PEMBELAJARAN. Tema : Gerbang Logika Dasar 2. Fokus Pembahasan Materi Pokok :. Definisi Gerbang Logika Dasar 2. Gerbang-gerbang Logika Dasar 3. Tujuan
Lebih terperinciKONTRAK PEMBELAJARAN (KP) MATA KULIAH
KONTRAK PEMBELAJARAN (KP) MATA KULIAH Kode MK: TKC205 Program Studi Sistem Komputer Fakultas Teknik Universitas Diponegoro Pengajar : Eko Didik Widianto, ST, MT Semester : 2 KONTRAK PEMBELAJARAN Nama Mata
Lebih terperinciSISTEM KEAMANAN DENGAN MENGGUNAKAN CHIP EPROM TUGAS AKHIR OLEH: DIMAS ANGGIT ARDIYANTO
SISTEM KEAMANAN DENGAN MENGGUNAKAN CHIP EPROM TUGAS AKHIR OLEH: DIMAS ANGGIT ARDIYANTO 01.50.0101 PROGRAM STUDI TEKNIK ELEKTRO FAKULTAS TEKNOLOGI INDUSTRI UNIVERSITAS KATOLIK SOEGIJAPRANATA SEMARANG 2007
Lebih terperinciBAB 2 LANDASAN TEORI. input mengendalikan suatu sumber daya untuk menghasilkan output yang dapat
BAB 2 LANDASAN TEORI 2.1 Amplifier Suatu rangkaian elektronik yang menggunakan komponen aktif, dimana suatu input mengendalikan suatu sumber daya untuk menghasilkan output yang dapat digunakan disebut
Lebih terperinciPERANCANGAN MIKROPROSESOR 8 BIT DENGAN MENGGUNAKAN BAHASA VHDL PADA FPGA XILINX SPARTAN 3
PERANCANGAN MIKROPROSESOR 8 BIT DENGAN MENGGUNAKAN BAHASA VHDL PADA FPGA XILINX SPARTAN 3 Friendly 1 * 1 Program Studi Teknik Komputer dan Informatika Politeknik Negeri Medan Medan Indonesia Telp: 081370203112
Lebih terperinciBAB I PENDAHULUAN BAB I PENDAHULUAN. 1.1 Latar Belakang
1 BAB I PENDAHULUAN 1.1 Latar Belakang Sistem digital merupakan salah satu sistem yang digunakan dalam pemrosesan sinyal atau data. Sebelum dimulainya era digital, pemrosesan sinyal atau data dilakukan
Lebih terperinciSistem Digital. Sistem Angka dan konversinya
Sistem Digital Sistem Angka dan konversinya Sistem angka yang biasa kita kenal adalah system decimal yaitu system bilangan berbasis 10, tetapi system yang dipakai dalam computer adalah biner. Sistem Biner
Lebih terperinciKuliah#11 TKC205 Sistem Digital. Eko Didik Widianto. 11 Maret 2017
Kuliah#11 TKC205 Sistem Digital Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ 1 Review Kuliah Di kuliah sebelumnya
Lebih terperinciReview Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto
TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Fakultas Teknik Universitas Diponegoro Review Kuliah Desain rangkaian sekuensial sinkron FSM (Finite State Machine): diagram state, tabel state
Lebih terperinciMuhammad Adri Abstrak
Pengantar Arsitektur Komputer 4 Rangkaian Aritmatika Muhammad Adri mhd.adri@unp.ac.id http://muhammadadri.wordpress.com Abstrak Rangkaian aritmatika merupakan salah satu inti pembahasan dalam pengantar
Lebih terperinciLAB #1 DASAR RANGKAIAN DIGITAL
LAB #1 DASAR RANGKAIAN DIGITAL TUJUAN 1. Untuk mempelajari operasi dari gerbang logika dasar. 2. Untuk membangun rangkaian logika dari persamaan Boolean. 3. Untuk memperkenalkan beberapa konsep dasar dan
Lebih terperinci1). Synchronous Counter
Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counterdigunakan untuk berbagai operasi
Lebih terperinciEncoder, Multiplexer, Demultiplexer, Shifter, PLA
Encoder, Multiplexer, Demultiplexer, Shifter, PLA Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom November 2015 Bahan Presentasi
Lebih terperinciINTERFACE LCD DENGAN MENGGUNAKAN FPGA
INTERFACE LCD DENGAN MENGGUNAKAN FPGA Lukas Tanutama 1 ; Steven 2 ; Dhanny 3 1 Jurusan Sistem Komputer, Fakultas Ilmu Komputer, Universitas Bina Nusantara Jalan K.H. Syahdan No 9, Palmerah, Jakarta Barat
Lebih terperinciPRAKTIKUM TEKNIK DIGITAL
MODUL PRAKTIKUM TEKNIK DIGITAL PROGRAM STUDI S1 TEKNIK INFORMATIKA ST3 TELKOM PURWOKERTO 2015 A. Standar Kompetensi MODUL I ALJABAR BOOLE DAN RANGKAIAN KOMBINASIONAL Mata Kuliah Semester : Praktikum Teknik
Lebih terperinciBAB III PERANCANGAN ALAT
BAB III PERANCANGAN ALAT Pada bab ini menjelaskan tentang perancangan sistem alarm kebakaran menggunakan Arduino Uno dengan mikrokontroller ATmega 328. yang meliputi perancangan perangkat keras (hardware)
Lebih terperinci