Tahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer

Transkripsi

1 Tahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer Register dan Counter Mohamad Dani (MHM) mohamad.dani@gmail.com Hanya dipergunakan untuk kepentingan pengajaran di lingkungan Telkom Applied Science School Pokok Bahasan: Register Buffer Register Geser Register Geser yang dikendalikan Ripple Counter Synchronous Counter Ring Counter Mod-10 Counter Register Buffer Three State 1

2 Setelah mengikuti perkuliahan ini mahasiswa dapat: Memahami Pengertian Register dan Counter Mampu menjelaskan cara kerja Register dan Counter Mampu mengimplementasikan Register dan Counter untuk membangun Register-Register dan Counter untuk Komputer Sederhana Register Register adalah sekelompok unsur memori yang bekerja sebagai satuan. Register yang paling sederhana bekerja tidak lebih dari sekedar menyimpan kata biner. Register lainnya dapat mengubah kata tersimpan dengan menambahkan satu dengan menggeser bit ke kiri atau ke kanan atau dengan melakukan operasi lain. 2

3 Register Buffer Register Buffer Terkendali (1) Register Buffer Terkendali merupakan modifikasi dari register buffer dengan tambahan sinyal LOAD dan CLR. Bila CLR = 0, maka semua register siap bekerja untuk menyimpan data Bila CLR = 1, maka semua keluaran register akan bernilai 0 atau dengan kata lain semua keluaran register direset. Bila LOAD = 0, maka semua data masukan tidak dapat disimpan ke semua register. Bila LOAD = 1, maka semua data masukan register dapat disimpan ke semua register. 3

4 Register Buffer Terkendali (2) Register Buffer Terkendali LOAD dan CLR Simbol Register Keluaran SAP-1 Register Geser (1) Bergantung rancangannya, register geser menggeser bit tersimpan ke kiri atau ke kanan. Register geser kiri Disusun dengan memasukkan keluaran D Flip-Flop paling kanan ke masukan D Flip-Flop sebelah kirinya dengan semua sinyal clocknya disambungkan secara bersama-sama sehingga bila terjadi perubahan nilai clocknya (0 ke 1 atau 1 ke 0), data yang tersimpan akan bergeser dari kanan ke kiri. 4

5 Register Geser (2) Diagram Waktu Register Geser Kiri Register Geser (3) Register geser kanan dibuat dengan setiap keluaran Q menset masukan D dari Flip- Flop sebelumnya. Ketika tepi clock waktu positif tiba, bit yang tersimpan bergeser satu letak ke kanan. 5

6 Register Geser (4) Register geser terkendali Register geser terkendali mempunyai masukan pengendali, pengendali ini menentukan apa yang dikerjakan oleh register pada clock waktu berikutnya. Perhatikan gambar berikut: Register Geser (5) Kendali SHL Ketika SHL = 0, sinyal ini diinversikan menjadi 1 sehingga memaksa semua keluaran Flip-Flop untuk mencatu balik ke masukan datanya. Karena keadaan tersebut bila ada clock waktu tiba, data-data yang tersimpan tetap berada di setiap Flip-Flop. Ketika SHL = 1, Din menset Flip-Flop kanan, Q0 menset Flip-Flop kedua, Q0 menset Flip-Flop ketiga dan demikian seterusya. Pada pola ini rangkaian bekerja sebagai register geser kiri. Setiap tepi clock waktu positif menggeser bit tersimpan satu letak ke kiri. Register Geser Kiri Penyimpanan data secara paralel dari data serial dapat dilakukan dengan memasukan tiap 1 bit data pada setiap pewaktuan clocknya dan membuat SHL =1 dan data yang tersimpan akan digeser ke kiri dan data terakhir yang masuk disimpan dan digeser bila SHL=0 sehingga data yang disimpan menjadi berubah menjadi data paralel. 6

7 Register Geser (7) Register Paralel Loading Register ini memiliki 3 fungsi yaitu: Mempertahankan data yang tersimpan Kondisi LOAD = SHL = 0 Register Geser Kiri Kondisi LOAD = 0, SHL = 1 Register Buffer/Paralel Input Paralel Output (PIPO) Kondisi LOAD = 1, SHL = 0 Ripple Counter (1) Counter adalah register yang dapat menambah satu ke kata tersimpan atau dengan kata lain data keluaran register-registernya naik atau turun 1 sesuai dengan jumlah pulsa yang masuk. Gambar berikut merupakan Ripple Counter 4 bit yang dibangun dari 4 JK Flip-Flip dengan keluaran Q JK Flip-Flop sebelumnya dimasukkan ke Clock Flip-Flop selanjutnya sehingga perubahan nilai Q JK Flip-Flop selanjutnya dipengaruhi oleh perubahan Q JK Flip-Flop sebelumnya. 4 bit Ripple Counter Agar Ripple Counter ini dapat bekerja, pulsa clock masuk ke CLK, J=K=1, CLR = 1 7

8 Ripple Counter (2) Tabel Ripple Counter Diagram Waktu Ripple Counter Ripple Counter Terkendali Ripple Counter terkendali hanya mencaca pulsa clock apabila counter ini diperintah untuk melakukan itu. Gambar berikut merupakan Ripple Counter 4 bit yang dibangun dari 4 JK Flip-Flip dengan keluaran Q JK Flip-Flop sebelumnya dimasukkan ke Clock Flip-Flop selanjutnya dan semua masukan J dan K Flip-Flop dimasukkan ke sinyal COUNT. Program Counter SAP-1 Bila pulsa clock masuk ke CLK dan COUNT = 0 maka keluaran ripple counternya tidak akan berubah. Bila pulsa clock masuk ke CLK dan COUNT = 1 maka nilai keluaran ripple counternya akan naik 1 sesuai dengan pulsa clock yang masuk. 8

9 Synchronous Counter Pada Ripple Counter, waktu untuk menghitung naik atau turun ke ke keluarannya berdasarkan perubahan data register sebelumnya, kondisi ini membutuhkan waktu yang lama karena perambatan waktu yang dibutuhkan lama, maka dibuatlah Synchronous Counter yang dibentuk dari rangkaian kombinasional sedemikian rupa dengan semua CLK Flip-Flop disambungka secara bersama-sama. 4 bit Synchronous Counter Bila pulsa clock masuk ke CLK dan HIGH = 0 maka nilai keluaran Synchronous Counter tidak akan berubah. Bila pulsa clock masuk ke CLK dan HIGH = 1 maka nilai Synchronous Counter akan naik 1 sesuai dengan pulsa clock yang masuk. Synchronous Counter Terkendali Synchronous Counter terkendali hanya mencacah pulsa clock apabila counter ini diperintah untuk melakukan itu. Gambar berikut merupakan Synchronous Counter 4 bit yang semua pin CLK Flip-Flop disambungkan secara bersama-sama ke sinyal pulsa CLOCK dan semua masukan J dan K Flip-Flop dimasukkan ke sinyal sinyal COUNT. Simbol Bila pulsa clock masuk ke CLK dan COUNT = 0 maka Synchronous Counter nya tidak akan berubah. Bila pulsa clock masuk ke CLK dan COUNT = 1 maka nilai keluaran Synchronous Counter nya akan naik 1 sesuai dengan pulsa clock yang masuk. 9

10 Ring Counter Ring Counter ini prinsipnya mengambil dari register geser kiri dengan keluaran register paling terakhir atau paling kiri dimasukkan ke masukan JK Flip-Flop Paling awal atau paling kanan sehingga pada saat dijalankan akan nilai 1 nya akan bergeser dari kanan ke kiri secara terus menerus sepanjang ada pulsa clock yang masuk ke ring counternya. Pada SAP-1, Ring counter ini digunakan untuk melaksanakan pewaktuan operasi Fetch dan Execute. T1 T3 merupakan fasa Fetch (3 siklus clock) dan T4 T6 merupakan fasa execute (3 siklus clock). Ring Counter SAP-1 Counter Lain : Mod-10 Counter Modulus adalah sebuah counter dengan jumlah keadaan-keadaan keluaran yang dimiliki counter tersebut. Sebuah Ripple Counter 4 bit memiliki modulus 16 karena ripple counter tersebut memiliki 16 keadaaan keluaran dari 0000 sampai Dengan mengubah design counternya, kita dapat membuat sebuah counter dengan modulus yang bervariasi. Mod-10 counter memiliki 10 keadaan keluaran dari 0000 sampai

11 Counter Lain : Mod-10 Counter Pulsa Pewaktuan dan Clock SAP-1 Register Buffer Three-State (1) Register Buffer three-state ini dibentuk dari beberapa saklar elektronik yang dapat menyangga/menyimpan data dan mengeluarkan datanya tergantung dari pemberian lojik ke masukan saklar elektronik tersebut. Simbol Rangkaian Tabel Kebenaran 11

12 Register Buffer Three-State (2) Manfaat dari Register Buffer three-state ini yaitu mengkonversikan keluaran dua keadaan dari register ke keluaran tiga keadaan. Dengan adanya register buffer three-state ini, proses transfer data antar register buffer lebih mudah dilakukan karena adanya jalur data bersama yang digunakan dan ada jaminan data yang diambil dan dikeluarkan benar atau tidak ada kesalahan karena ada kendali yang menjamin hal tersebut. LOAD = 1, ENABLE=0 Data luar diload ke register LOAD=0,ENABLE=1Data dari register ditransfer register/memori lain Rangkaian Register Buffer Three-State 4 Bit Register Transfer pada SAP-1 Diketahui 4 Register Transfer pada SAP-1 sebagai berikut: L = 1, E = 0->Load Data ke register L = 0. E = 1->Kirim Data ke register lain Data masing-masing register: 1. Tuliskan nilai-nilai L dan E yang harus diberikan ke register-register yang bersangkutan bila hendak melakukan transfer data dari register A ke register C dan berapakah data registe A dan C nya? 2. Setelah melakukan transfer data dari A ke C, data register C ditransfer ke register B dan D secara bersamaan. Bagaimanakah urutan pemberian nilainilai L dan E ke register-register tersebut dan berapakah data terakhir di register A, B, C dan D setelah transfer data ini? 12

13 Daftar Pustaka Albert Paul Malvino, Ph.D., Digital Computer Electronics, 3rd Edition, Halaman