TSK505 - Sistem Digital Lanjut. Eko Didik Widianto

Transkripsi

1 Desain TSK505 - Sistem Digital Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro

2 Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar HDL (Verilog) Berikutnya akan dibahas tentang sintaks verilog dan desain blok rangkaian kombinasional, meliputi: Referensi: multiplekser 2-ke-1 multiplekser 4-ke-1 enkoder biner 2-ke-4 (one-hot encoding) enkoder prioritas 1. Verilog Tutorial (online): 2. Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005

3 Bahasan Simulasi 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

4 dan Sekuensial digital: kombinasional dan sekuensial kombinasional Nilai keluaran rangkaian di suatu waktu hanya ditentukan oleh nilai dari masukannya di waktu tersebut sekuensial Tidak ada penyimpanan informasi atau ketergantungan terhadap nilai sebelumnya Misalnya: multiplekser, enkoder, dekoder, demux, ALU Nilai keluaran rangkaian di suatu waktu ditentukan oleh nilai masukannya waktu itu dan nilai keluaran sebelumnya Menyertakan storage untuk menyimpan nilai masukan Elemen dasar untuk menyimpan data 1-bit adalah flip-flop Sebagian besar rangkaian digital adalah sekuensial Register, counter Simulasi

5 Problem Desain Ditentukan fungsi 4-variabel: f = m(2, 3, 8, 9, 10, 11, 13) = M(0, 1, 4, 5, 6, 7, 12, 14, 15) Simulasi Diinginkan: implementasikan fungsi tersebut dengan FPGA Solusi: (harus dapat tersintesis) 1. Menggunakan primitive gate 2. Menggunakan operator bitwise 3. Menggunakan CASE (1) dan (2) membutuhkan proses penyederhanaan rangkaian

6 Penyederhanaan Fungsi Penyederhanaan dengan K-map Simulasi f 1,min = (x 1 + x 3 ) (x 2 + x 3 ) (x 2 + x 4 ) f 2,min = x 1 x 2 + x 2 x 3 + x 1 x 3 x 4

7 Solusi Desain (1) Desain Menggunakan Primitive Gate Menggunakan entry skematik Simulasi

8 Skematik Gerbang (Verilog) Hasil Generate dari Skematik Deskripsi struktural Simulasi

9 Skematik Gerbang (RTL) Primitive Gate Sudah Tersintesis Simulasi

10 Solusi Desain (2) Menggunakan Operator Bitwise di HDL Operator Deskripsi ~ Bitwise NOT & Bitwise AND Bitwise OR ^ Bitwise XOR ^~ atau ~^ Bitwise XNOR Simulasi File desain: design_example_1.v Deskripsi struktural dan perilaku File testbench: design_example_1_tb.v module design_example_1( input X1, input X2, input X3, input X4, output f1 ); assign f1 = ( X1 &!X2 ) (!X2 & X3) (X1 &!X3 & X4); endmodule

11 Skematik RTL RTL Menggunakan LUT Simulasi

12 Solusi Desain (3) Menggunakan Case (design_example_2.v) Deskripsi struktural dan perilaku Menggunakan sensitivity list Simulasi

13 Skematik RTL RTL Menggunakan LUT Simulasi

14 Testbench Simulasi Masukan: x1, x2, x3, x4 Untuk module: design_example: UUT, output: f1 design_example_1: UUT1, output: f2 design_example_2: UUT2, output: f3

15 Diagram Pewaktuan Hasil Simulasi Ketiga Desain Simulasi

16 Preferensi Desain Simulasi Mana yang dipilih?

17 2 Jalur Sebuah rangkaian multiplekser (MUX) mempunyai N buah masukan SELECT Maksimal 2 N jalur data masukan Satu output MUX melewatkan nilai sinyal dari salah satu data masukan ke jalur keluaran tergantung dari nilai masukan SELECT MUX 2-masukan s f (s, x 1, x 2 ) 0 x 1 1 x 2 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

18 HDL: 2 Jalur Menggunakan continous assignment operator bitwise conditional Menggunakan always: if-then Code dan simulasi! desain testbench 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

19 4 Jalur MUX 4-masukan memilih satu dari 4 data masukan yang akan dilewatkan ke keluaran Ditentukan oleh nilai 2 jalur SELECT (s 0, s 1 ) Dapat dikonstruksi menggunakan 3 buah MUX 2-masukan 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

20 HDL: 4 Jalur Menggunakan continous assignment Menggunakan always Code dan simulasi! 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

21 74LS151: 8 jalur 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

22 HDL: 74LS151 Menggunakan always Code dan simulasi! 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

23 One-hot Encoding: Salah Satu Masukan Harus 1 mengurangi jumlah bit yang diperlukan untuk merepresentasikan suatu informasi (data) Contoh penggunaan untuk transmisi informasi dalam sistem digital sehingga mengurangi jumlah saluran transmisi, atau ruang penyimpanan 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

24 HDL: Menggunakan always Case Code dan Simulasi! 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

25 Prioritas Salah satu kelas enkoder: enkoder prioritas Sinyal masukan mempunyai level prioritas Keluaran enkoder menunjukkan masukan aktif yang mempunyai prioritas tertinggi Jika masukan dengan prioritas tinggi assert, masukan dengan prioritas lebih rendah diabaikan Asumsi: w3 mempunyai prioritas lebih tinggi daripada w0 Keluaran z menunjukkan bahwa tidak ada masukan bernilai 1 Persamaan fungsi yo, y1 dan z? 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

26 HDL: Prioritas Menggunakan always Casez: z dianggap don t care Casex: x dan z dianggap don t care Code dan simulasi! 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

27 Sebuah multiplekser memilih satu dari n masukan data menjadi satu keluaran melakukan sebaliknya, yaitu menempatkan nilai satu masukan ke salah satu dari n jalur keluaran Dapat diwujudkan menggunakan dekoder n ke 2 n 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

28 HDL: 2-ke-4 Menggunakan always case Code dan simulasi! 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

29 dekoder: mendekode informasi (data) terkode Mempunyai N masukan data dan 2 N keluaran (mis: dekoder 3 masukan mempunyai 8 jalur keluaran) Hanya satu keluaran yang di-assert (diaktifkan) dalam satu waktu (one-hot decoding) Assert: ke nilai 1 (logika positif/active-high) atau 0 (logika negatif/active-low) Tiap keluaran ditentukan oleh satu valuasi nilai masukan Masukan ENABLE (En) digunakan untuk mematikan (disable) keluaran Asumsi keluaran active-high: Jika En=0, tidak ada keluaran dekoder yang di-assert Jika En=1, satu keluaran di-assert sesuai valuasi masukan 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

30 Aplikasi : Pengalamatan ROM seringkali digunakan untuk mendekodekan jalur alamat chip memori Misalnya di ROM (Read-only Memory) 2 m n 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

31 2-ke-4 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

32 HDL: 2-ke-4 Menggunakan always if-then, case Code dan simulasi! 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

33 3-ke-8 3-ke-8 dapat tersusun dari 2 buah dekoder 2-ke-4 (mis: asumsi active-high) 4-ke-16 dapat tersusun dari 5 dekoder 2-ke-4. Bagaimana? Susunan tersebut disebut pohon dekoder 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

34 74138: 3-ke-8 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

35 HDL: 3-ke-8 (Active low) Menggunakan always if-then, case Code dan simulasi! 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

36 Sebuah multiplekser memilih satu dari n masukan data menjadi satu keluaran melakukan sebaliknya, yaitu menempatkan nilai satu masukan ke salah satu dari n jalur keluaran Dapat diwujudkan menggunakan dekoder n ke 2 n 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

37 HDL: 2-ke-4 Menggunakan always case Code dan simulasi! 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

38 BCD-ke-7 Segment 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen

39 Hexa-ke-7 Segment 2-ke-4 3-ke-8 BCD-ke-7 Segmen Hex-ke-7 Segmen