Gambar 1.1. Rangkaian Sekuensial
|
|
- Hadi Sugiarto
- 7 tahun lalu
- Tontonan:
Transkripsi
1 Pertemuan ke BAB I Rangkaian Sekuensial () Deskripsi Pada bab ini akan dibahas tentang karakteristik rangkaian sekuensial dan, tabel karakteristik, dan tabel eksitasinya. Manfaat Memberikan kompetensi karakteristik rangkaian sekuensial dan jenis-jenisnya Relevansi Pengetahuan tentang Karakteristik dan Konsep kerja Flip-flop, tabel karakteristik dan tabel eksitasi dari flip-flop dapat membantu dalam perancangan rangkaian sekuensial berdasarkan karakteristik dari elemen penyusunnya. Learning Outcome Dapat menjelaskan: () Karakteristik dasar dari rangkaian sekuensial (2) Memahami konsep kerja flip-flop Materi I. Karakteristik Dasar Rangkaian Sekuensial Rangkaian sekuensial adalah rangkaian yang outputnya tidak hanya bergantung pada input saat itu tetapi juga bergantung dengan input dan output sebelumnya. Contoh dalam kehidupan sehari-hari adalah tombol up atau down pengganti channel televisi. Channel berikutnya tergantung pada input tombol up atau down saat ini dan posisi channel sebelumnya.blok diagram rangkaian sekuensial disajikan pada gambar.. Gambar.. Rangkaian Sekuensial
2 Pertemuan ke 2 A. Karakteristik dasar rangkaian sekuensial. Siklus umpan balik output yang dihasilkan pada waktu ti diumpan balikkan sehingga menjadi input internal saat itu juga, bersama-sama dengan input dari luar. Hasil dari proses logika akan dikeluarkan sebagai output yang akan datang. 2. Penundaan waktu keluar data. Adanya penundaan waktu keluar tersebut dimanfaatkan oleh disainer untuk menjadikan rangkaian sekuensial sebagai rangkaian pengingat atau penyimpan data. 3. State (Keadaaan) Rangkaian yang mempunyai keluaran yang tidak hanya bergantung pada masukan sekarang melainkan juga pada masukan yang sebelumnya (lalu). Pada rangkaian sekuensial terdapat 3 keadaan yakni Present Input, Present Output, dan Next Output. 4. Rangkaian Penyusun Rangkaian penyusun pada rangkaian sekuensial, minimal terdiri dari satu elemen memori. II. Latch dan Flip-Flop, Latch dan flip-flop merupakan dasar untuk membuat blok sirkuit sekuensial. Latch merupakan rangkaian sekuensial pengunci. karakteristik dari latch adalah: a. flip-flop penyimpan (single - bit storage) b. perubahan output terjadi kapanpun tergantung dari perubahan input. c. lebar pulsa yang minimum d. cepat dan murah (hanya terdiri dari transistor kecil e. sering digunakan untuk mendesign mikroprosesor berkecepatan tinggi a. S-R Latch (Set - Reset Latch) Set-Reset Latch adalah latch yang paling sederhana, memiliki 2 input yaitu S dan R, 2 output Q dan QN, dimana QN adalah complement dari Q. QN sering diberi label Q atau Q_L. Blok diagram latch terlihat pada gambar.2. sedangkan untuk tabel kebenaran dapat dilihat pada tabel..
3 Pertemuan ke 3 Gambar.2.a S-R Latch tabel eksitasi dari S-R latch memperlihatkan bahwa pada kondisi S = dan R =, nilai output Q dan Q' sama sehingga keadaan ini dinamakan keadaan terlarang (illegal). Tabel.. Tabel Eksitasi S-R Latch S R Q Q' Sifat Last Q Last Q' Ditahan Reset Set Illegal Rangkaian SR Latch dapat menggunakan gerbang NOR dapat dilihat pada gambar.2 Gambar.2.b Rangkaian SR Latch dengan NOR Functional behavior dari S-R latch untuk tipikal sequence input dapat dicermati pada gambar.3. Tanda panah berwarna pada bagian kanan menunjukkan transisi input menyebabkan adanya perubahan transisi output.
4 Pertemuan ke 4 Gambar.3. Functional Behavior dari S R Latch secara simultan Timing parameter untuk S-R Latch terlihat pada gambar.4. Dari diagram tersebut terlihat adanya propagation delay yakni waktu yang dibutuhkan untuk transisi dari sinyal input untuk menghasilkan transisi sinyal output. Setiap latch atau flip-flop memiliki spesifikasi propagation delay yang berbeda-beda, setiap pasang sinyal input dan output. Propagation delay mungkin akan berbeda tergantung pada output apakah berubah dari LOW ke HIGH atau HIGH ke LOW. Pada S-R Latch, transisi dari LOW ke HIGH pada S dapat menyebabkan perubahan dari LOW ke HIGH pada output Q, sehingga propagation delay tplh(sq) terjadi sebagaimana bagian. Sebagaimana perubahan dari LOW ke HIGH pada input R dapat menyebabkan perubahan dari HIGH ke LOW pada output Q, dengan propagation delay tphl(rq) sebagaimana pada transisi bagian 2. Transisi yang terjadi pada QN, akan terjadi propagation delay pada tphl(sqn) dan t plh(rqn). Gambar.4. Timing Parameter dari S-R latch dengan enable b. D - Latch Data latch adalah rangkaian sekuensial yang berfungsi untuk meneruskan atau menyimpan bit informasi sesuai dengan nilai input yang dimasukkan. Rangkaian D latch, menggunakan rangkaian S-R Latch dengan menggabungkan dan menambahkan gerbang NOT pada input D, terlihat pada gambar.5. Gambar.6 memperlihatkan blok rangkaian D latch. Tabel kebenaran D latch, terlihat pada tabel.2.
5 Pertemuan ke 5 Input control dari D latch diberi label C, terkadang disebut sebagai ENABLE, CLK, atau G, clock ini bekerja secara aktif low, pada beberapa desain D latch selalu membutuhkan lebar pulsa yang besarnya minimum. Sebagai contoh D latch functional behavior terlihat pada gambar 5.. Ketika input enable C dimasukkan, output Q yang ditampilkan sesuai dengan input d yang dimasukkan. Pada keadaan ini dikatakan latch dalam kondisi terbuka dan pembentukkan D input ke output Q adalah transparan: rangkaian ini sering disebut sebagai transparan latch. Ketika C diberikan logika sebaliknya maka latch akan tertutup. Dan output Q berada pada nilai terakhir dan tidak akan berubah walaupun nilai D berubah. Gambar.5. Rangkaian D Latch Gambar.6. Blok Rangkaian DFF Tabel.2. Tabel Kebenaran D Latch C D Q Q' X Last Q Last Q Timing behavior dari D latch terlihat pada gambar.7 Terdapat 4 parameter delay yang berbeda, yang ditunjukkan oleh sinyal propaganda dari C atau input D ke output Q. Sebagai contoh, pada transisi ke dan 4, latch secara initial tertutup dan input D adalah kebalikan dari output Q, sehingga saat C adalah, latch dalam keadaan terbuka, dan output Q berubah setelah waktu tunggu tplh(cq) dan tphl(cq). Pada transisi ke 2
6 Pertemuan ke 6 dan 3 input C terlah bernilai dan latch dalam keadaan terbuka, sehingga nilai Q secara transparent mengikuti tabel transisi dari D latch dengan nilai delay tplh(dq) dan tphl(dq). Empat parameter lainnya menkhususkan waktu tunda untuk output QN dan tidak diperlihatkan. Jendela timing dimulai pada tsetup sebelum falling edge dari C, tsetup disebut sebagai setup time. Jendela timing berakhir pada waktu akhir thold setelahnya, thold disebut sebagai hold time (waktu tunda). Jika D berubah selama setup dan hold time window, output dari latch tidak dapat diprediksi dan mungkin akan menjadi metastabel seperti terlihat pada gambar.7. Gambar.7. Timing parameter dari D latch Flip-flop adalah penyusun dasar dari suatu rangkaian sekuensial, flip-flop banyak digunakan dalam memori karena berfungsi sebagai penyimpan data dan informasi dalam bentuk satu bit (single-bit storage). Karakteristik dari flip-flop sebagai berikut: a. Keadaan output berubah hanya saat terjadi perubahan sinyak clock atau pemicu. b. Menggunakan waktu tunggu / set up hold time sebelum dan sesudah pulsa clock untuk mencegah metastability. c. Pulsa clock mencegah desain proses. Macam-macam flip-flop sebagai berikut : a. D Edge Triggered Flip-Flop b. Scan Flip - Flop c. Set-Reset Flip-Flop d. Master-Slave Flip-Flop e. Data Flip-Flop f. JK Flip Flop g. JK Master-Slave Flip-flop h. Edge-triggered J-K Flip-Flop i. Togle Flip-Flop
7 Pertemuan ke 7 D Edge Triggered Flip-Flop Positive Edge Triggered D Flip-Flop mengkombinasikan pasangan D latch, ouput terjadi hanya pada saat edge clock rising. Flip-flop pertama disebut sebagai master, yang terbuka dan mengikuti input saat clock =. Ketika Clock =, master D Flip-flop tertutup dan output ditransfer ke second flip-flop yang disebut slave. Flip-flop slave terbuka seluruhnya saat clock =, tetapi perubahan terjadi hanya diawal interval, karena master tertutup dan tidak berubah selama masa rehat dari interval. Block Diagram dan rangkaian D edge Possitive triggered terlihat pada gambar.8 (a) dan (b). Sedangkan untuk tabel kebenaran Positive Edge Triggered D Flip-Flop terlihat pada tabel.3. (a) (b) Gambar.8. (a) Blok D Flip-Flop, (b) Rangkaian Positive Edge Triggered D Flip-Flop Tabel.3. Tabel Kebenaran Positive Edge Triggered D Flip-Flop D CLK Q Q' Edge rising Edge rising X Last Q Last Q X Last Q Last Q Adanya segitiga pada input clock mengindikasikan sifat dari edge-triggered yang disebut sebagai dynamic input indicator. Timing diagram terlihat pada gambar.8. Gambar.9. Timing bahaviour dari Positive Edge Triggered D Flip-Flop
8 Pertemuan ke 8 Sinyal QM adalah output dari master latch, QM berubah pada saat CLK =. Ketika CLK berubah menjadi, nilai QM saat ini ditransfer ke Q dan QM tercegah dari perubahan hingga CLK berubah menjadi kembali. Gambar. menunjukkan functional behavior dari D Flip-Flop, seluruh propaganda delay diukur dari rising edge clock, sehingga hanya saat itulah terjadi perubahan output. Perubahan waktu tunda bias digambarkan dari perubahan LOW ke HIGH atau HIGH ke LOW. Gambar..Functional Behavior Timing Diagram Positive Edge Triggered D Flip-Flop Negative Edge Triggered D Flip-Flop menginversi input clock, sehingga seluruh perubahan terjadi pada falling edge CLK_L, dan edge trigger bias dianggap sebagai active low. Block Diagram dan rangkaian D edge Possitive triggered terlihat pada gambar. (a) dan (b). Sedangkan untuk tabel kebenaran Negative Edge Triggered D Flip-Flop terlihat pada tabel.4. (a) Gambar.. (a) Blok D Flip-Flop, (b) Rangkaian Negative Edge Triggered D Flip-Flop (b) Tabel.4. Tabel Kebenaran Positive Edge Triggered D Flip-Flop D CLK Q Q' Edge Falling Edge Falling X Last Q Last Q X Last Q Last Q
9 Pertemuan ke 9 Beberapa D flip-flop memiliki input asinkron yang digunakan untuk membuat flipflop bekerja pada keadaaan yang independent untuk CLK dan input D. Input ini secara tipenya diberi label PR (Preset) dan CLR (Clear), yang kerjanya untuk set dan reset input pada S R latch. Block Diagram dan rangkaian D edge Possitive triggered dengan preset dan clear terlihat pada gambar.2 (a) dan (b). (a) ( b ) Gambar.2. (a) Blok Edge-Triggered D Flip-flop dengan preset dan clear,(b) Rangkaian Edge-Triggered D Flip-flop dengan preset dan clear Edge-Triggered D Flip-flop with Enable Pada edge triggered D flip-flop dengan enable, dilengkapi dengan preset dan clear. Ketika Preset diberi logika maka output akan menjadi, sedangkan bila clear diset maka output Q akan ikut menjadi juga. Jika EN aktif maka external D input dipilih, dan jika EN tidak aktif, maka output flip-flop adalah current output. Tabel kebenaran fungsi dari positive edge triggered D flip-flop dengan enable disajikan dalam tabel.5.
10 Pertemuan ke Tabel.5. Tabel Kebenaran Positive Edge Triggered D Flip-Flop D EN CLK Q Q' X Last Q Last Q X X Last Q Last Q X X Last Q Last Q Dari sifat dan fungsi pada tabel.5 dihasilkan rangkaian dan blok diagram flip-flop yang disajikan pada Gambar.3 (a) dan (b). (a) Gambar.3. (a) rangkaian dan (b) Blok Edge-Triggered D Flip-flop dengan enable (b) Set-Reset Flip-Flop Set-Reset Flip-Flop merupakan bentuk flip-flop yang paling sederhana. SRFF adalah bentuk dasar dari kebanyakan flip-flop yang ada sekarang. Gambar.4 (a) dan (b) adalah gambar rangkaian SRFF dengan clock manual dan blok rangkaian SRFF.
11 Pertemuan ke (a) (b) Gambar.4. (a) Blok SRFF (b) Rangkaian SRFF Tabel kebenaran SRFF, terlihat pada tabel.6. Dengan Q t adalah keadaan awal sebelum terjadi clock dan Q t+ adalah keadaan akhir setelah terjadi clock. Ketika S = dan R =, bila Q mula-mula adalah maka ketika clock masuk, output yang dihasilkan Q setelah clock adalah. Begitu juga bila kita memasukkan input pada Q, akan dikeluarkan sinyal, setelah dilakukan clock. Begitu seterusnya, untuk S = dan R = dilarang karena akan menghasilkan keadaan yang sama pada Q dan Q. Padahal seharusnya keduanya saling berkebalikan. Input Tabel.6. Tabel Kebenaran SRFF Output S R Q t Q t+ Q Q Q Q Bila tabel diatas disederhanakan dalam tabel.7., maka akan terjadi : Tabel.7. Tabel Eksitasi SRFF S R Q t+ Keterangan Q t Tidak ada perubahan Reset Set?? Terlarang
12 Pertemuan ke 2 Master Slave S-R Flip-Flop Pada master slave SR Flip-flop, output tidak hanya tergantung pada nilai input pada clock falling edge, tetapi selama terjadi interval dimana C = pada saat falling edge. Masuknya pulsa S saat terjadi interval maka akan mengaktifkan flip-flop master, dan saat pulsa R dimasukkan dapat meresetnya. Gambar.5. (a) Blok Master Slave S-R FF (b) Rangkaian Master Slave S-R FF. (a) (b) Gambar.5. (a) Blok Master Slave S-R FF (b) Rangkaian Master Slave S-R FF Tabel Kebenaran Master / Slave SRFF terlihat pada tabel.8. Tabel.8. Tabel Kebenaran SRFF Master Slave S R C Q QN X X Last Q Last QN Last Q Last QN Undef Undef Timing diagram SRFF master Slave terlihat pada Gambar.6. Pulsa pendek pada S pada selama interval terjadi dapat mengaktifkan master latch. Pulsa R dapat menon-aktifkanya. Nilai ditransfer ke output flip-flop pada saat clocknya falling edge tergantung apakah master latch dalam keadaan aktif terakhir atau dihapuskan ketika clock sama dengan.
13 Pertemuan ke 3 Gambar.6. Timing Diagram SRFF master Salve Pada gambar.4 (a), blok diagram SR master slave flip-flop tidak menggunakan dynamic input indicator, karena flip-flop tidak benar-benar diaktifkan pada edge triggered. Hal ini hanya seperti latch yang diikuti dengan input selama terjadi interval clock = tetapi perubahan pada output merefleksikan nilai akhir dari latch hanya ketika clock bernilai. Pada blok diagram, postponed output indicator mengindikasikan bahwa output sinyal tidak berubah hingga input enable, pada input C dinegasikan. Operasi master/slave S-R Flip-Flop tidak dapat diprediksi, jika kedua input S dan R dimasukkan pada Clock yang falling edge. Sebelum terjadi falling edge, kedua output Q dan QN master latch bernilai. Ketika Clock bernilai, output master latch berubah tidak dapat diprediksi dan sifatnya menjadi metastabel. Pada waktu yang sama, latch slave terbuka dan meneruskan hasilnya ke output flip-flop. Data Flip-Flop DFF adalah flip-flop yang merupakan pengembangan dari SRFF. Rangkaian ini dibuat untuk membuat suatu output yang sama dengan input yang telah dimasukkan. Blok Diagram dan rangkaian terlihat pada Gambar.7. (a) Blok DFF (b) Rangkaian DFF. Pada D Flip-flop, output akan dihasilkan dari clock Falling Edge.
14 Pertemuan ke 4 (a) Gambar.7. (a) Blok DFF (b) Rangkaian DFF (b) Dengan menambahkan sebuah gerbang NAND pada input SRFF, maka kita akan mendapatkan DFF. Bagian depan dari rangkaian adalah SRFF. Ketika input D = maka kondisi output gerbang dan 3 akan saling berkebalikan. Bila keadaan Q awal adalah maka output Q akhir akan menjadi sama dengan keadaan mula-mula. Hal ini juga berlaku untuk input D =, yang juga akan menghasilkan output Q sesuai dengan output pada keadaan awal. Tabel Kebenaran DFF terlihat pada tabel.9. Tabel.9. Tabel kebenaran DFF Input Output D n Awal Akhir Q Q Q Q JK Flip-Flop JKFF dibuat untuk mengatasi kelemahan SRFF, yaitu daerah S=R=. Hal ini dilakukan dengna cara mengumpan balik Q ke gerbang dan output Q ke gerbang 3. Jika input J = K =, dan keadaan awal Q adalah, maka dengan rangkaian JK ini akan dihasilkan nilai. Ini berarti untuk keadaan J=K=, dihasilkan output yang berkebalikan dengan harga awal. Untuk input J = dan K =, didapat apapun keadaan awal Qnya, ternyata menghasilkan keadaan akhir Q =. Tetapi bila input J =, K= malah menghasilkan output yang bernilai semua, tidak peduli nilai awal Qnya. Sedangkan untuk input J=K=, didapat hasil yang berkebalikan dengan kkeadaan awal. Misal bila Q adalah, maka keadaan akhir adalah. Begitu pula sebaliknya, Gambar.8. (a) Blok JKFF (b) Rangkaian JKFF.
15 Pertemuan ke 5 (a) Gambar.8. (a) Blok JKFF (b) Rangkaian JKFF Tabel Kebenaran dari JK Flip-flop terlihat dari tabel.. Tabel.. Tabel Kebenran JKFF Input Output (b) J K Q t Q t+ Q Q Q Q Tabel eksitasi dari flip-flop JKFF terlihat pada tabel.. Tabel.. Tabel Eksitasi JKFF J K Q t+ Keterangan Q t Tidak ada perubahan Reset Set Not Q t berkebalikan JK master Slave Flip-Flop (JKMS) Pada rangkaian yang sesungguhnya tiap-tiap flip-flop selain dilengkapi dengan terminal input, output dan clock, juga dilengkapi dengan terminal preset (Pr) dan terminal clear (Cr), atau kadang-kadang disebut reset. Jika Pr diberi pulsa, maka output menjadi. Sedangkan bila Clear diset maka output Q akan ikut menjadi pula. Tabel.2 merupakan tabel hubungan antara preset (Pr), clear (Cr) dan clock (Ck) dengan output (Q). Tabel.2. Tabel hubungan antara Pr, Cr, Ck, dan Q
16 Pertemuan ke 6 Pr Cr Ck Q X Tanda X diatas berarti keadaan ini mengikuti tabel kebenaran, tabel kebenaran untuk JKMS sama dengan tabel kebenaran JKFF. Perbedaannya hanya pada saat kapan output Q berubah. Pada JKMS, Q berubah pada saat pulsa clock berubah dari ke, atau pada saat trailing edge (pada saat pulsa turun). Rangkaian JKMS menggunakan gerbang NAND terlihat pada gambar.9. Blok diagram dan rangkaian JKFF master slave (menggunakan SRFF) terlihat pada gambar.2 (a) dan (b). Timing diagram JKMS terlihat pada gambar Perubahan berkebalikan saat S=R= diperbaiki pada JKMS, dengan gate propagation delay complicate timing. Tabel Kebenaran JKMS terlihat pada tabel.3. Gambar.9. Rangkaian JKMS menggunakan gerbang NAND (a)
17 Pertemuan ke 7 (b) gambar.2 (a) Blok Diagram JKMS dan (b). Rangkaian JKMS menggunakan SRFF Tabel.3. Tabel Kebenaran JKMS J K C Q Q X X Last Q Last Q Last Q Last Q Last Q Last Q Gambar.2 menunjukkan diagram functional behavior dari J-K master slave flip-flop untuk beberapa set input. Input J dan K tidak dimasukkan pada akhir dari pulsa trigger agar output flip-flop dapat berubah kapan pun waktunya. Kemungkinan yang dapat terjadi pada output flip-flop berubah ke nilai walaupun K dan not J dimasukkan pada akhir dari pulsa yang ditrigger. Sifat ini dinamakan s catching, hal ini terlihat pada timing diagram dibagian kedua hingga terakhir pulsa trigger Gambar.2. Timing diagram Flip-flop JKMS Sifat analog dari JKMS diketahui sebagai catching diilustrasikan pada pulsa terakhir dari timing diagram. Karena pada sifat ini, input J dan K dari J-K master/slave flip-flop harus dilakukan secara pasti selama interval Clock =. Edge Triggered J-K Flip-Flop
18 Pertemuan ke 8 J-K Edge Triggered Flip-flop menggunakan edge triggered D flip-flop secara internal memiliki input dan rising edge sebagai clock, dan menghasilkan next output sesuai dengan persamaan karakteristik Q = J.Q + K.Q. Blok diagram dan rangkaian JKFF master slave (menggunakan SRFF) terlihat pada gambar.2 (a) dan (b) adalah blok diagram dan rangkaian Edge Triggered J-K Flip-Flop. Sedangkan untuk tabel kebenaran Edge Triggered J-K Flip-Flop terlihat pada tabel.3. Sedangkan untuk timing diagram functional behavior dari positive edge triggered J-K Flip-Flop terlihat pada gambar.22. (a) (b) Gambar.22. (a) Blok diagram (b) rangkaian Edge Triggered J-K Flip-Flop Tabel.4. Tabel kebenaran Edge Triggered J-K Flip-Flop J K C Q Q X X Last Q Last Q X X Last Q Last Q Last Q Last Q Last Q Last Q Seperti input D pada edge triggered D flip-flop, input J dan K pada JK Flip-flop bertemu pada spesifikasi set-up dan hold time, yang merespon pada clock edge trigger untuk operasi yang sesuai.
19 Pertemuan ke 9 Gambar.23. Timing diagram Flip-flop Edge Triggered J-K Flip-Flop T (Toggle) Flip-flop TFF merupakan pengembangan dari JKFF. Dengan menghubungan input J dan K menjadi satu maka akan didapat TFF. Pada banyak aplikasi T Flip-Flop, flip-flop akan berubah seiring dengan adanya perubahan clock. Perubahan keadaan T Flip-flop terjadi hanya jika sinyal enable EN diaktifkan. Berbagai desain TFF tersaji pada Gambar.24 (a),(b),(c) dan (d). Blok diagram TFF dengan enable Gambar.25 rangkaian TFF. Tabel kebenaran TFF terlihat pada tabel.5. (a) (b) (b) (d) Gambar.24. (a) TFF dengan DFF (b) TFF dengan JKFF (Q(t+) = Q (t) ) (c) TFF dengan XOR (d) TFF dengan JKFF (Q(t+) = T Q(t) + T Q(t))
20 Pertemuan ke 2 Gambar.25. Rangkaian TFF Pada rangkaian T Flip-Flop yang dilengkapi dengan enable, keadaan flip-flop berubah pada edge triggerdari clock hanya jika sinyal EN dimasukkan. Input Enable, harus dispesifikasikan dengan setup dan hold time, yang merespons pada triggering clock edge. Functional behavior dari TFF terlihat pada gambar.25. Gambar.26. Functional Behavior dari TFF Tabel.5. Tabel Kebenaran TFF Input Output T Awal Akhir Q Q Q Q Pada saat tombol preset bernilai dan clearnya mengikuti nilai output saat ini maka next outputnya tidak berubah, sedangkan saat Preset bernilai sedangkan clearnya adalah kebalikan dari output saat ini, maka nilai output nextnya sesuai dengan tabel kebenaran TFF yaitu berkebalikan dengan keadaan sebelumnya. Tabel.5 dapat diringkas menjadi tabel.6 Tabel.6. tabel Eksitasi TFF
21 Pertemuan ke 2 Pr Cr Q t+ Q t Tidak berubah Not Q t berkebalikan III. Tabel Karakteristik dan tabel Eksitasi Persamaan Karakteristik Persamaan karakteristik mendeskripsikan keadaan selanjutnya dari sebuah flip-flop sebagai fungsi current state (keadaan saat ini) dan input : Persamaan karakteristik ini diperoleh dari tabel fungsi dasar dari masingmasing tipe flip-flop, dan sangat bermanfaat untuk menganalisis dan mendesain mesin keadaan (state machine). Tabel 5.9 menyajikan persamaan karakteristik bagi latch dan flip-flop. Rangkaian Sekuensial Sinkron dan Asinkron Rangkaian Sekuensial Sinkron adalah rangkaian sekuensial yang menggunakan flip-flop (secara internal, merupakan rangkaian sekuensial tak sinkron) untuk menghasilkan suatu fungsi logika atau aplikasi lainnya yang lebih bermanfaat. Karakteristiknya adalah a. Pada rangkaian sinkron variabel keadaan dan output dari suatu sistem sinkron yang berubah berdasarkan kontrol sinyal clock. b. Minimum lebar pulsa disederhanakan dengan memulai kembali seluruh rentang pewaktuan sinyal clock yang mengaktifkan flip-flop. Sifat dari rangkaian ini adalah sinyalnya bersifat diskrit point, dan ditentukan dengan sinyal kontrol (clock). Rangkaian Sekuensial Asinkron adalah rangkaian sekuensial yang menggunakan gerbang dan loop feedback untuk mengimplementasikan memori pada rangkaian logika. Sifat dari rangkaian sekeunsial : a. Perubahan keadaan output rangkaian tergantung pada perubahan sinyal input (perubahan dapat terjadi kapan saja).
22 Pertemuan ke 22 b. Input asinkron untuk suatu fungsi logika, hanya untuk sistem yang state (keadaannya) telah diketahui sebelumnya. Model untuk merepresentasikan rangkaian sekuensial, sebagai berikut : a. Abstraksi dari elemen sekuensial b. Finite state machine dan state diagram c. Input / Output d. Mealy, Moore, dan Mesin Mealy secara Sinkron Tabel.7. Tabel Persamaan Karakteristik Tipe Flip-flop S-R Latch D Latch Edge Triggered D Flip-Flop Master / Slave S-R Flip-Flop Master / Slave J-K Flip-Flop Edge Triggered J-K Flip-Flop T Flip-Flop T Flip-Flop dengan Enable Persamaan karakteristik Q(t+) = S + R Q(t) Q(t+) = D Q(t+) = D Q(t+) = S + R Q(t) Q(t+) = JQ(t) + K Q(t) Q(t+) = J Q(t) + K Q(t) Q(t+) = Q(t) Q(t+) = T Q(t) + T Q(t) Tes Formatif. Tuliskan Persamaan karakteristik untuk masing-masing jenis Flip-Flop? 2. Sebutkan karakteristik dari rangkaian sekuensial? Kunci Tes Formatif. Tipe Flip-flop Persamaan karakteristik S-R Latch Q(t+) = S + R Q(t) D Latch Q(t+) = D Edge Triggered D Flip-Flop Q(t+) = D Master / Slave S-R Flip-Flop Q(t+) = S + R Q(t) Master / Slave J-K Flip-Flop Q(t+) = JQ(t) + K Q(t) Edge Triggered J-K Flip-Flop Q(t+) = J Q(t) + K Q(t)
23 Pertemuan ke 23 T Flip-Flop T Flip-Flop dengan Enable Q(t+) = Q(t) Q(t+) = T Q(t) + T Q(t) 3. Karakteristik Rangkaian Sekuensial Siklus umpan balik output yang dihasilkan pada waktu diumpan balikkan sehingga menjadi input internal saat itu juga, bersama-sama dengan input dari luar. Hasil dari proses logika akan dikeluarkan sebagai output yang akan datang. 2. Penundaan waktu keluar data. Adanya penundaan waktu keluar tersebut dimanfaatkan oleh disainer untuk menjadikan rangkaian sekuensial sebagai rangkaian pengingat atau penyimpan data. 3. State (Keadaaan) Rangkaian yang mempunyai keluaran yang tidak hanya bergantung pada masukan sekarang melainkan juga pada masukan yang sebelumnya (lalu). Pada rangkaian sekuensial terdapat 3 keadaan yakni Present Input, Present Output, dan Next Output. Blok diagram perbedaan rangkaian kombinasional dan sekuensial disajikan pada gambar Rangkaian Penyusun Rangkaian penyusun pada rangkaian sekuensial, minimal terdiri dari satu elemen memori. Soal Latihan. Jelaskan pengertian flip-flop beserta ciri-cirinya! 2. Jelaskan tentang Rangkaian Sekuensial dan bandingkan dengan Rangkaian Kombinasional! Berikan contoh untuk rangkaian masing-masing. 3. Sebutkan jenis-jenis flip-flop, karakteristik tabelnya, dan gambarnya! 4. Ubahlah flip-flop di bawah ini menjadi D flip-flop! a) S-R flip-flop b) J-K flip-flop c) T flip-flop d) Master Slave D flip-flop 5. Jelaskan perbedaan rangkaian sekuensial Sinkron dan Asinkron!
24 Pertemuan ke 24 Petunjuk Penilaian dan Umpan Balik Penilaian dilaksanakan dari keaktifan mahasiswa dikelas untuk berdiskusi dan bertanya. Tes formatif dilaksanakan pada akhir sesi, penilaian diberikan dengan rentang nilai. Bobot keaktifan dan tes formatif adalah % dari nilai akhir keseluruhan. Umpan balik diberikan oleh dosen sebagai fasilitator, dan sebagai mahasiswa umpan balik dilakukan dengan memberikan pertanyaan atau tanggapan terhadap pertanyaan dari dosen. Tindak Lanjut Studi lanjut tentang verilog akan disampaikan pada pertemuan selanjutnya tentang perancangan rangkaian sekuensial menggunakan verilog. Tindak lanjut dari hasil test Formatif adalah meningkatkan pemahaman mahasiswa melalui latihan dan pengaplikasian ilmu pada hardware sesungguhnya pada mata kuliah penunjang praktikum.
Rangkaian Sekuesial. [Rangkaian Sekuensial] BAB V
Rangkaian Sekuesial a. Karakteristik Dasar Rangkaian Sekuensial Berdasarkan kemampuannya menyimpan data, rangkaian digital dibedakan menjadi 2 macam :. Rangkaian Kombinasional Pada rangkaian kombinasional,
Lebih terperinciadalah frekuensi detak masukan mula-mula, sehingga membentuk rangkaian
Pertemuan ke 2 1 BAB I Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang aplikasi elemen flip-flop pada counter dan register serta clock mode, pulse mode, dan level mode. Manfaat Memberikan
Lebih terperincidan Flip-flop TKC Sistem Digital Lanjut Eko Didik Widianto Sistem Komputer - Universitas Diponegoro
Elemen : dan Elemen : dan TKC-305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Tentang Kuliah Sebelumnya dibahas tentang desain blok rangkaian kombinasional beserta HDLnya.
Lebih terperinci=== PERANCANGAN RANGKAIAN SEKUENSIAL ===
=== PERANCANGAN RANGKAIAN SEKUENSIAL === Rangkaian Sekuensial, adalah rangkaian logika yang keadaan keluarannya dipengaruhi oleh kondisi masukan dan kondisi rangkaian saat itu. Variabel Masukan Keadaan
Lebih terperinciPERTEMUAN 10 RANGKAIAN SEKUENSIAL
PERTEMUAN 10 RANGKAIAN SEKUENSIAL Sasaran Pertemuan 10 Mahasiswa diharapkan mengerti tentang Rangkaian Sequensial yang terdiri dari : FLIP-FLOP RS FF JK FF D FF T FF FLIP-FLOP Salah satu rangkaian logika
Lebih terperinciFlip-Flop (FF) Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto. Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom
Flip-Flop (FF) Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom November 2015 Urut-Urutan Pembentukan Flip-Flop Fungsi Boolean
Lebih terperinciRANGKAIAN SEKUENSIAL
RANGKAIAN SEKUENSIAL Rangkaian Sekuensial Elemen Penyimpan dan Statenya Rangkaian yang nilai keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya Rangkaian mempunyai
Lebih terperinciBAB II Sintesis Rangkaian Sekuensial Pulse Mode
Pertemuan ke 3 1 BAB II Sintesis Rangkaian Sekuensial Pulse Mode Deskripsi Pada bab ini akan dibahas tentang finite state machine, rangkaian mealy dan moore, prosedur perancangan dan translasi dari mealy
Lebih terperinciFLIP-FLOP (BISTABIL)
FLIP-FLOP (BISTABIL) Rangkaian sekuensial adalah suatu sistem digital yang keadaan keluarannya pada suatu saat ditentukan oleh : 1. keadaan masukannya pada saat itu, dan 2. keadaan masukan dan/atau keluaran
Lebih terperinciPERTEMUAN 10 RANGKAIAN SEKUENSIAL
PERTEMUAN 10 RANGKAIAN SEKUENSIAL Sasaran Pertemuan 10 Mahasiswa diharapkan mengerti tentang Rangkaian Sequensial yang terdiri dari : - FLIP FLOP - RS FF - JK FF - D FF - T FF 1 Salah satu rangkaian logika
Lebih terperinciPertemuan ke 4 BAB III Sintesis Rangkaian Sekuensial Deskripsi Manfaat Relevansi Learning Outcome Materi I. Prosedur Sintesis
Pertemuan ke 4 1 BAB III Sintesis Rangkaian Sekuensial Deskripsi Pada bab ini akan dibahas tentang prosedur sintesis, sintesis diagram keadaan, rangkaian memori terbatas. Manfaat Memberikan kompetensi
Lebih terperinciReview Kuliah. TSK205 Sistem Digital. Eko Didik Widianto
TSK205 Sistem Digital Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu saat hanya ditentukan oleh
Lebih terperinciBAB VII DASAR FLIP-FLOP
89 BAB VII ASAR FLIP-FLOP 1. Pendahuluan Pada bagian sebelumnya telah dibahas tentang rangkaian kombinasional, yang merupakan rangkaian dengan keluaran yang dikendalikan oleh kondisi masukan yang ada.
Lebih terperinciKuliah#11 TSK205 Sistem Digital - TA 2011/2012. Eko Didik Widianto. Teknik Sistem Komputer - Universitas Diponegoro
: : Kuliah#11 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Umpan Balik : Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu
Lebih terperinciAnalisis Rangkaian Sekuesial
Analisis Rangkaian Sekuesial a. Prosedur Analisis Clocked Synchronous State Machine Clocked artinya bahwa storage elemen (flip-flop) bekerja berdasarkan input clock, dan Synchronous artinya seluruh flip-flop
Lebih terperinciBAB VII FLIP FLOPS. Gate-gate logika kombinatorial. Elemenelemen. memori. Input-input eksternal. Gambar 7.1 Diagram Sistem Digital Umum
BAB VII FLIP FLOPS Sejauh ini rangkaian logika yang telah dibahas adalah rangkaian logika kombinatorial yang level-level outputnya pada setiap saat tertentu tergantung kepada level-level yang terdapat
Lebih terperinciPercobaan 5 FLIP-FLOP (MULTIVIBRATOR BISTABIL) Oleh : Sumarna, Jurdik Fisika, FMIPA, UNY
Percobaan 5 FLIP-FLOP (MULTIVIBRATOR BISTABIL) Oleh : Sumarna, Jurdik Fisika, FMIPA, UNY E-mail : sumarna@uny.ac.id Tujuan : 1. Mempelajari cara kerja berbagai rangkaian flip flop 2. Membuat rangkaian
Lebih terperinciPERCOBAAN 3 FLIP FLOP 1
PERCOBAAN 3 FLIP FLOP 3.. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Melakukan analisa rangkaian sekuensial dengan SR Flip-flop Mendisain rangkaian sekuensial dengan SR flip-flop
Lebih terperinciSistem Digital. Flip-Flop -6- Sistem Digital. Missa Lamsani Hal 1
Sistem Digital Flip-Flop -6- Missa Lamsani Hal 1 Kelompok Rangkaian Logika Kelompok rangkaian logika kombinasional Bentuk dasarnya adalah gerbang logika Kelompok rangkaian logika sekuensial Bentuk dasarnya
Lebih terperinciLAB #4 RANGKAIAN LOGIKA SEKUENSIAL
LAB #4 RANGKAIAN LOGIKA SEKUENSIAL TUJUAN 1. Untuk mempelajari bagaimana dasar rangkaian logika sekuensial bekerja 2. Untuk menguji dan menyelidiki pengoperasian berbagai Latch dan sirkuit Flip- Flop PENDAHULUAN
Lebih terperinciHanif Fakhrurroja, MT
Pertemuan 4 Organisasi Komputer Rangkaian Logika Hanif Fakhrurroja, MT PIKSI GANESHA, 2013 Hanif Fakhrurroja @hanifoza hanifoza@gmail.com Agenda 1 Rangkaian Kombinasi 2 Rangkaian Sekuensial/flip-flop Pendahuluan
Lebih terperinciBAB III COUNTER. OBYEKTIF : - Memahami jenis-jenis counter - Mampu merancang rangkaian suatu counter
B III COUNTER OBYEKTIF : - Memahami jenis-jenis counter - Mampu merancang rangkaian suatu counter 3.1 Counter secara umum Counter merupakan rangkaian logika pengurut, karena counter membutuhkan karakteristik
Lebih terperinciPERCOBAAN 4 FLIP-FLOP 2
PERCOBAAN 4 FLIP-FLOP 2 4.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Menggunakan input-input Asinkron pada JK-FF Membuat D-FF dan T-FF dari JK-FF dan SR-FF Mendisain beberapa
Lebih terperinciFAKULTAS TEKNIK UNIVERSITAS NEGERI YOGYAKARTA
No. LST/EKO/DEL 214/04 Revisi : 03 Tgl : 1 Maret 2012 Hal 1 dari 6 A. Kompetensi Memahami cara kerja rangkaian Flip-Flop D, baik yang berjenis Level Sensitive Clocked D Flip-Flop maupun Edge-Triggered
Lebih terperinciMAKALAH TEKNIK DIGITAL RANGKAIAN FLIP-FLOP DASAR
MAKALAH TEKNIK DIGITAL RANGKAIAN FLIP-FLOP DASAR DISUSUN OLEH : Rendy Andriyanto (14102035) Sania Ulfa Nurfalah (14102039) LABORATORIUM TEKNIK ELEKTRONIKA DAN TEKNIK DIGITAL SEKOLAH TINGGI TEKNOLOGI TELEMATIKA
Lebih terperinciModul 5 : Rangkaian Sekuensial 1
Fakultas Ilmu Terapan, Universitas Telkom 1 Modul 5 : Rangkaian Sekuensial 1 5.1 Tujuan Mahasiswa mampu mengetahui cara kerja Flip Flop dan membuat rangkaiannya. 5.2 Alat & Bahan 1. IC Gerbang Logika :
Lebih terperinciOutput. Input R.Kombinasi Onal. Flip-Flop. Pulsa Clock. Pulsa Clock
XII. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PENDAHULUAN Input R.Kombinasi Onal Pulsa Clock Flip-Flop Output Pulsa Clock B. LATCHES 1. RS FF =Reset Set Flip -Flop =Bistable Simbol RS FF =One Bit Memory
Lebih terperinciFLIP-FLOP T (Tugas Sistem Digital) Oleh Fitri Anggraini Novia Puspasari
FLIP-FLOP T (Tugas Sistem Digital) Oleh Fitri Anggraini Novia Puspasari JURUSAN FISIKA FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM UNIVERSITAS LAMPUNG BANDAR LAMPUNG 2013 Flip-flop T (T FF) Gambar 1.
Lebih terperinciPERCOBAAN 2. FLIP-FLOP
PECOBAAN 2. FLIP-FLOP 2.. UUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membedakan sifat dasar S-FF dengan dan tanpa clock Membuat rangkaian Master Slave K-FF Menggunakan input-input
Lebih terperinciKuliah#11 TKC-205 Sistem Digital. Eko Didik Widianto. 11 Maret 2017
Kuliah#11 TKC-205 Sistem Digital Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ ) 1 Tentang Kuliah Membahas
Lebih terperincidan Flip-flop TSK505 - Sistem Digital Lanjut Eko Didik Widianto Teknik Sistem Komputer - Universitas Diponegoro Elemen Rangkaian Sekuensial: Latch
Elemen Rangkaian Sekuensial: Latch dan Flip-flop @2011,Eko Didik Widianto Elemen Rangkaian Sekuensial: Latch dan Flip-flop TSK505 - Sistem Digital Lanjut Rangkaian Sekuensial Latch Flip-flop Eko Didik
Lebih terperinciFLIP-FLOP. FF-SR merupakan dasar dari semua rangkaian flip flop. FF-SR disusun dari dua gerbang NAND atau dua gerbang NOR. Gambar Simbol SR Flip-Flop
FLIP-FLOP FLIP-FLOP merupakan suatu rangkaian yang terdiri sdari dua elemen aktif (Transistor) yang erjanya saling bergantian. Fungsinya adalah sebagai berikut: 1. Menyimpan bilangan biner 2. Mencacah
Lebih terperinciRANGKAIAN D FLIP-FLOP (Tugas Matakuliah Sistem Digital) Oleh Mujiono Afrida Hafizhatul ulum
RANGKAIAN D FLIP-FLOP (Tugas Matakuliah Sistem Digital) Oleh Mujiono Afrida Hafizhatul ulum JURUSAN FISIKA FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM UNIVERSITAS LAMPUNG 2013 FLIP FLOP D BESERTA CONTOH
Lebih terperinciEko Didik Widianto. 23 Maret 2014
Kuliah#11 TSK205 Sistem Digital - TA 2013/2014 Eko Didik Sistem Komputer - Universitas Diponegoro 23 Maret 2014 http://didik.blog.undip.ac.id 1 Umpan Balik Sebelumnya dibahas tentang rangkaian kombinasional
Lebih terperinciBab XI, State Diagram Hal: 226
Bab XI, State Diagram Hal: 226 BAB XI, STATE DIAGRAM State Diagram dan State Table Untuk menganalisa gerbang yang dihubungkan dengan flip-flop dikembangkan suatu diagram state dan tabel state. Ada beberapa
Lebih terperinci1. FLIP-FLOP. 1. RS Flip-Flop. 2. CRS Flip-Flop. 3. D Flip-Flop. 4. T Flip-Flop. 5. J-K Flip-Flop. ad 1. RS Flip-Flop
1. FLIP-FLOP Flip-flop adalah keluarga Multivibrator yang mempunyai dua keadaaan stabil atau disebut Bistobil Multivibrator. Rangkaian flip-flop mempunyai sifat sekuensial karena sistem kerjanya diatur
Lebih terperinciRangkaian Sequensial. Flip-Flop RS
Rangkaian Sequensial Rangkaian logika di kelompokkan dalam 2 kelompok besar, yaitu rangkaian logika kombinasional dan rangkaian logika sekuensial. Bentuk dasar dari rangkaian logika kombinasional adalah
Lebih terperinciFAKULTAS TEKNIK UNIVERSITAS NEGERI YOGYAKARTA
No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal dari 9 A. ompetensi Memahami cara kerja rangkaian - F-F B. Sub ompetensi. Memahami cara kerja rangkaian dan sifat-sifat - F-F 2. Memahami cara kerja rangkaian
Lebih terperinciMAKALAH TEKNIK DIGITAL
MAKALAH TEKNIK DIGITAL FLIP FLOP DISUSUN OLEH : Bayu Rahmawan 14102012 Moh. Fajar Faisaldy 14102027 SEKOLAH TINGGI TEKNOLOGI TELEMATIKA TELKOM JL. DI. PANJAITAN 128 PURWOKERTO 2014 i KATA PENGANTAR Puji
Lebih terperinci1). Synchronous Counter
Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counterdigunakan untuk berbagai operasi
Lebih terperinciRANGKAIAN LOGIKA DISKRIT
RANGKAIAN LOGIKA DISKRIT Materi 1. Gerbang Logika Dasar 2. Tabel Kebenaran 3. Analisa Pewaktuan GERBANG LOGIKA DASAR Gerbang Logika blok dasar untuk membentuk rangkaian elektronika digital Sebuah gerbang
Lebih terperinci1). Synchronous Counter
Counter juga disebut pencacah atau penghitung yaitu rangkaian logika sekuensial yang digunakan untuk menghitung jumlah pulsa yang diberikan pada bagian masukan. Counter digunakan untuk berbagai operasi
Lebih terperinciMATERI RANGKAIAN SEKUENSIAL
MATERI RANGKAIAN SEKUENSIAL 1 Pengertian Logika Sekuensi Logika Sekuensial adalah rangkaian logika yang keadaan outputnya tergantung pada keadaan inputinputnya juga tergantung pada keadaan output sebelumnya.
Lebih terperinciMODUL IV FLIP-FLOP. Gambar 4.1 Rangkaian RS flip-flop dengan gerbang NAND dan NOR S Q Q R
MODUL IV FLIP-FLOP I. Tujuan instruksional khusus. Membangun dan mengamati operasi dari R FF NAND gate dan R FF NOR gate. 2. Membangun dan mengamati operasi logika dari R FF Clocked. 3. Mengamati cara
Lebih terperinciDASAR-DASAR RANGKAIAN SEKUENSIAL 2
PERCOBAAN 2. DASAR-DASAR RANGKAIAN SEKUENSIAL 2 2.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membuat SR Flip-flop dari gerbang NOR Membuat SR Flip-flop dari gerbang NAND
Lebih terperinciFAKULTAS TEKNIK UNIVERSITAS NEGERI YOGYAKARTA
UNIVERSITAS NEGERI YOGYAARTA LAB SHEET TENI DIGITAL Semester 3 FLIP - FLOP 4 X 6 Menit No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal dari 8. ompetensi Memahami cara kerja rangkaian - F-F 2. Sub ompetensi
Lebih terperinci5.1. TUJUAN 1. Mengenal, mengerti dan memahami operasi dasar rangkaian flip-flop. 2. Mengenal berbagai macam IC flip-flop.
PERCOBAAN DIGITAL 5 FLIP-FLOP 5.. TUJUAN. Mengenal, mengerti dan memahami operasi dasar rangkaian flip-flop. 2. Mengenal berbagai macam IC flip-flop. 5.2. TEORI DASAR Pemahaman terhadap rangkaian Flip-Flop
Lebih terperinciTahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer
Tahun Akademik 2015/2016 emester I DIG1B3 onfigurasi Perangkat eras omputer angkaian ekuensial Mohamad Dani (MHM) E-mail: mohamad.dani@gmail.com Hanya dipergunakan untuk kepentingan pengajaran di lingkungan
Lebih terperinciDASAR-DASAR RANGKAIAN SEKUENSIAL 2
PECOBAAN 2. DAA-DAA ANGKAIAN EKUENIAL 2 2.1. TUJUAN : etelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membuat Flip-flop dari gerbang NO Membuat Flip-flop dari gerbang NAND Membuat Flip-flop
Lebih terperinciSISTEM DIGITAL; Analisis, Desain dan Implementasi, oleh Eko Didik Widianto Hak Cipta 2014 pada penulis GRAHA ILMU Ruko Jambusari 7A Yogyakarta 55283
SISTEM DIGITAL; Analisis, Desain dan Implementasi, oleh Eko Didik Widianto Hak Cipta 2014 pada penulis GRAHA ILMU Ruko Jambusari 7A Yogyakarta 55283 Telp: 0274-889398; Fax: 0274-889057; E-mail: info@grahailmu.co.id
Lebih terperinciFLIP - FLOP. Kelompok : Angga Surahman Sudibya ( ) Ma mun Fauzi ( ) Mudesti Astuti ( ) Randy Septiawan ( )
FLIP - FLOP Kelompok : Angga Surahman Sudibya (10407113) Ma mun Fauzi (10407527) Mudesti Astuti (10407571) Randy Septiawan (10407687) Rahman Rohim (10407679) JURUSAN TEKNIK ELEKTRO UNIVERSITAS GUNADARMA
Lebih terperinciTKC305 - Sistem Digital Lanjut. Eko Didik Widianto. Sistem Komputer - Universitas Diponegoro
,, TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Bahasan Kuliah, Sebelumnya dibahas elemen rangkaian sekuensial berupa flip-flop dan latch yang mampu menyimpan informasi
Lebih terperinciReview Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto
TKC305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Fakultas Teknik Universitas Diponegoro Review Kuliah Desain rangkaian sekuensial sinkron FSM (Finite State Machine): diagram state, tabel state
Lebih terperinciBAB 4 RANGKAIAN LOGIKA DIGITAL SEKUENSIAL. 4.1 Flip-Flop S-R
BAB 4 RANGKAIAN LOGIKA IGITAL SEKUENSIAL Telah kita pelajari tentang unit logika kombinasional yang keluarannya hanya tergantung pada masukan saat itu atau dengan kata lain keluarannya merupakan fungsi
Lebih terperinciBAB VI SISTEM DIGITAL
TENI DIGITAL-ITEM DIGITAL/HAL. 1 BAB VI ITEM DIGITAL Ilmu yang mempelajari tentang peralatan yang memproses informasi tidak secara analog tetapi secara digital. EPEENTAI BILANGAN Pada dasarnya ada dua
Lebih terperinciR ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL
R ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu Rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinci=== PENCACAH dan REGISTER ===
=== PENCACAH dan REGISTER === Pencacah Pencacah adalah sebuah register yang mampu menghitung jumlah pulsa detak yang masuk melalui masukan detaknya, karena itu pencacah membutuhkan karakteristik memori
Lebih terperinciDCH1B3 Konfigurasi Perangkat Keras Komputer
/2/26 CHB3 Konfigurasi Perangkat Keras Komputer Rangkaian ekuensial /2/26 /2/26 Inti pembelajaran Memahami Pengertian Rangkaian ekuensial. Menyebutkan dan menjelaskan cara kerja R Latch, Latch, Flip-Flop.
Lebih terperinci6. Rangkaian Logika Kombinasional dan Sequensial 6.1. Rangkaian Logika Kombinasional Enkoder
6. Rangkaian Logika Kombinasional dan Sequensial Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciPERTEMUAN 12 PENCACAH
PERTEMUAN 12 PENCACAH Sasaran Pertemuan 12 Mahasiswa diharapkan mengerti tentang Pencacah yang terdiri dari : - Riple Counter - Pencacah Sinkron - Pencacah Lingkar - Pencacah Turun naik - Pencacah Mod
Lebih terperinciFinite State Machine (FSM)
Finite State Machine (FSM) Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom November 2015 Pendahuluan Apa beda rangkaian
Lebih terperinciTugas Mata Kuliah Pengantar Sistem Digital
Tugas Mata Kuliah Pengantar Sistem Digital Pengertian Flip-Flop Atau juga bisa seperti berikut Flip-flop adalah rangkaian utama dalam logika sekuensial. Counter, register serta rangkaian sekuensial lain
Lebih terperinciPERTEMUAN 12 PENCACAH
PERTEMUAN 12 PENCACAH Sasaran Pertemuan 12 Mahasiswa diharapkan mengerti tentang Pencacah yang terdiri dari : - Riple Counter - Pencacah Sinkron - Pencacah Lingkar - Pencacah Turun naik - Pencacah Mod
Lebih terperinciAPLIKASI JK FLIP-FLOP UNTUK MERANCANG DECADE COUNTER ASINKRON
ORBITH VOL. 13 NO. 2 Juli 2017 : 108 113 APLIKASI JK FLIP-FLOP UNTUK MERANCANG DECADE COUNTER ASINKRON Oleh: Lilik Eko Nuryanto Staf Pengajar Jurusan Teknik Elektro Politeknik Negeri Semarang Jl.Prof.
Lebih terperinciLAPORAN PENDAHULUAN PRAKTIKUM SISTEM DIGITAL MODUL II RANGKAIAN SEQUENTIAL
LAPORAN PENDAHULUAN PRAKTIKUM SISTEM DIGITAL MODUL II RANGKAIAN SEQUENTIAL LABORATORIUM ARSITEKTUR DAN JARINGAN KOMPUTER JURUSAN TEKNIK INFORMATIKA FAKULTAS TEKNOLOGI INFORMASI INSTITUT TEKNOLOGI SEPULUH
Lebih terperinciArsitektur Komputer. Rangkaian Logika Kombinasional & Sekuensial
Arsitektur Komputer Rangkaian Logika Kombinasional & Sekuensial 1 Rangkaian Logika Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu : Rangkaian Kombinasional adalah rangkaian yang kondisi
Lebih terperinciBAB VIII REGISTER DAN COUNTER
BAB VIII REGISTER DAN COUNTER 8.1 Register Register adalah kumpulan dari elemen-elemen memori yang bekerja bersama sebagai satu unit. Register yang paling sederhana tidak lebih dari sebuah penyimpan kata
Lebih terperinciREGISTER DAN COUNTER.
REGISTER DAN COUNTER www.st3telkom.ac.id Register Register adalah rangkaian yang tersusun dari satu atau beberapa flip-flop yang digabungkan menjadi satu. Flip-Flop disebut juga sebagai register 1 bit.
Lebih terperinciPENCACAH (COUNTER) DAN REGISTER
PENCACAH (COUNTER) DAN REGISTER Aplikasi flip-flop yang paling luas pemakaiannya adalah sebagai komponen pembangun pencacah dan register. Pencacah termasuk dalam kelompok rangkaian sekuensial yang merupakan
Lebih terperinciBAB I PENDAHULUAN. 1.2 Rumusan Masalah 1. Apa pengertian Counter? 2. Apa saja macam-macam Counter? 3. Apa saja fungsi Counter?
BAB I PENDAHULUAN 1.1 Latar Belakang Sebelum melakukan percobaan, ada baiknya kita mempelajari serta memahami setiap percobaan yang akan kita lakukan. Tanpa disadari dalam membuat suatu makalah kita pasti
Lebih terperinciAnalysis And Design of Digital System
Analysis And Design of Digital System Introduction Synchronous and Asynchronous Operation (1) Synchronous sequential circuits change their states and output values at discrete instants of time, which are
Lebih terperinciMODUL I GERBANG LOGIKA DASAR
MODUL I GERBANG LOGIKA DASAR I. PENDAHULUAN Gerbang logika adalah rangkaian dengan satu atau lebih masukan tetapi hanya menghasilkan satu keluaran berupa tegangan tinggi ( 1 ) dan tegangan rendah ( 0 ).
Lebih terperinciPENGEMBANGAN HARDWARE UNTUK PRAKTIKUM DIGITAL-2 DALAM REMOTE LABORATORY
PENGEMBANGAN HARDWARE UNTUK PRAKTIKUM DIGITAL-2 DALAM REMOTE LABORATORY Henri Haryadi 1, Edi Satriyanto, S.Si, M.Si 1 Mahasiswa Jurusan Elektronika 1, Dosen Pembimbing 1 Institut Teknologi Sepuluh Nopember
Lebih terperinciPerlu diperhatikan bahwa perubahan sinyalnya sebenarnya tidaklah curam
6 FLIP-FLOP emua rangkaian logika yang telah diuraikan di bagian depan adalah rangkaian logika kombinasi yang keadaan keluarannya setiap saat hanya ditentukan oleh kombinasi masukan yang diberikan pada
Lebih terperinciPRAKTIKUM TEKNIK DIGITAL
MODUL PRAKTIKUM TEKNIK DIGITAL PROGRAM STUDI S1 TEKNIK INFORMATIKA ST3 TELKOM PURWOKERTO 2015 A. Standar Kompetensi MODUL I ALJABAR BOOLE DAN RANGKAIAN KOMBINASIONAL Mata Kuliah Semester : Praktikum Teknik
Lebih terperinciBAB 7 REGISTER Register
BAB 7 - REGISTER/HAL. 98 BAB 7 REGISTER 7.. Register Sebuah flip flop dapat digunakan untuk menyimpan data bit, sehingga jika ada sederetan dari n buah FF, maka dapat dipergunakan untuk menyimpan data
Lebih terperinciMODUL 3 GERBANG LOGIKA DASAR
MODUL 3 GERBANG LOGIKA DASAR A. TEMA DAN TUJUAN KEGIATAN PEMBELAJARAN. Tema : Gerbang Logika Dasar 2. Fokus Pembahasan Materi Pokok :. Definisi Gerbang Logika Dasar 2. Gerbang-gerbang Logika Dasar 3. Tujuan
Lebih terperinciRegister & Counter -7-
Sistem Digital Register & Counter -7- Missa Lamsani Hal 1 Register dan Pencacah Register adalah kumpulan elemen-elemen memori yang bekerja bersama sebagai satu unit. Pencacah (counter) adalah merupakan
Lebih terperinciPENDAHULUAN PULSE TRAIN. GATES ELEMEN LOGIKA
LOGIKA MESIN PENDAHULUAN Data dan instruksi ditransmisikan diantara berbagai bagian prosesor atau diantara prosesor dan periperal dgn menggunakan PULSE TRAIN. Berbagai tugas dijalankan dgn cara menyampaikan
Lebih terperinciLEMBAR TUGAS MAHASISWA ( LTM )
LEMBAR TUGAS MAHASISWA ( LTM ) RANGKAIAN DIGITAL Program Studi Teknik Komputer Jenjang Pendidikan Program Diploma III Tahun AMIK BSI NIM NAMA KELAS :. :.. :. Akademi Manajemen Informatika dan Komputer
Lebih terperinciBAB I : APLIKASI GERBANG LOGIKA
BAB I : APLIKASI GERBANG LOGIKA Salah satu jenis IC dekoder yang umum di pakai adalah 74138, karena IC ini mempunyai 3 input biner dan 8 output line, di mana nilai output adalah 1 untuk salah satu dari
Lebih terperinci3.TEORI SINGKAT 3.1. BILANGAN BINER
1 DIGITAL 1. TUUAN Setelah melakukan praktikum ini, praktikan diharapkan telah memiliki kemampuan sebagai berikut : 1.1. Mengerti dan memahami gerbang-gerbang logika (lambang, bentuk, tabel kebenaran,
Lebih terperinciBAB VIII REGISTER DAN COUNTER
BAB VIII REGISTER DAN OUNTER 8.1 Register Dalam elektronika digital seringkali diperlukan penyimpan data sementara sebelum data diolah lebih lanjut. Elemen penyimpan dasar adalah flip-flop. Setiap flip-flop
Lebih terperinciPERCOBAAN 6 COUNTER ASINKRON
PERCOBAAN 6 COUNTER ASINKRON 6.1. TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu : Membuat Rangkaian dasar 3-bit Membuat Timing Diagram Counter Membuat MOD-n Membuat Up-Down 6.2.
Lebih terperinciGambar 1.13 Board evaluasi FPGA Xilinx Spartan-3E dari Digilenc Gambar 1.14 Aplikasi PLD untuk kamera fotografi berkecepatan
D A F TA R G A M B A R Gambar 1.1 Sinyal v(t) = 5 sin (2πt) dimana besar tegangan merupakan fungsi dari waktu t... 4 Gambar 1.2 Diagram blok sistem yang terdiri atas masukan, keluaran, proses dan elemen
Lebih terperinciBAB VII REGISTER. Keluar dan masuknya data ke dalam register dapat dilakukan dengan 2 cara:
TEKNIK IGITAL-REGISTER/HAL. BAB VII REGISTER REGISTER Sebuah flip flop dapat digunakan untuk menyimpan data bit, sehingga jika ada sederetan dari n buah FF, maka dapat dipergunakan untuk menyimpan data
Lebih terperinciBAB VIII COUNTER (PENCACAH)
EKNIK DIGIAL - COUNER/HAL. BAB VIII COUNER (PENCACAH) Sebuah Flip-flop akan mempunyai dua keadaan yaitu keadaan reset (Q = ) dan set (Q = ). Sehingga untuk sederetan n buah FF akan mempunyai 2 keadaan
Lebih terperinciPercobaan 6 PENCACAH (COUNTER) Oleh : Sumarna, Jurdik Fisika, FMIPA, UNY
Percobaan 6 PENCACAH (COUNTER) Oleh : Sumarna, urdik Fisika, FMIPA, UNY E-mail : sumarna@uny.ac.id Tujuan :. Mempelajari cara kerja pencacah biner sinkron dan tak sinkron, 2. Merealisasikan pencacah biner
Lebih terperinciGambar 1.1 Logic diagram dan logic simbol IC 7476
A. Judul : FLIP-FLOP JK B. Tujuan Kegiatan Belajar 15 : Setelah mempraktekkan Topik ini, anda diharapkan dapat : 1) Mengetahui cara kerja rangkaian Flip-Flop J-K. 2) Merangkai rangkaian Flip-Flop J-K.
Lebih terperinciDCH1B3 Konfigurasi Perangkat Keras Komputer
DCH1B3 Konfigurasi Perangkat Keras Komputer Register, Counter dan Memori 1 11/9/2016 1 Inti pembelajaran Memahami pengertian Register, Counter dan Memori. Mampu menjelaskan cara kerja Register, Counter
Lebih terperinciTahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer
Tahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer Register dan Counter Mohamad Dani (MHM) E-mail: mohamad.dani@gmail.com Hanya dipergunakan untuk kepentingan pengajaran di
Lebih terperinciDASAR FLIP-FLOP 1) 2) 5) 6) 7) Penyusun : TIM FAKULTAS TEKNIK UNIVERSITAS NEGERI YOGYAKARTA
DASAR FLIP-FLOP ELK-DAS.31 20 JAM 1) 2) 3) 4) 5) 6) 7) 8) Penyusun : TIM FAKULTAS TEKNIK UNIVERSITAS NEGERI YOGYAKARTA DIREKTORAT PENDIDIKAN MENENGAH KEJURUAN DIREKTORAT JENDERAL PENDIDIKAN DASAR DAN MENENGAH
Lebih terperinciFLIP-FLOP JK (Tugas Sistem Digital) Oleh Riza Amelia ( ) Zaitun ( )
FLIP-FLOP JK (Tugas Sistem Digital) Oleh Riza Amelia (0917041048) Zaitun (0917041017) JURUSAN FISIKA FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM UNIVERSITAS LAMPUNG BANDAR LAMPUNG 2013 FLIP-FLOP JK Flip-flop
Lebih terperinciABSTRAK. Kata Kunci : Counter, Counter Asinkron, Clock
ABSTRAK Counter (pencacah) adalah alat rangkaian digital yang berfungsi menghitung banyaknya pulsa clock atau juga berfungsi sebagai pembagi frekuensi, pembangkit kode biner Gray. Pada counter asinkron,
Lebih terperinciJobsheet Praktikum FLIP-FLOP S-R
1 FLIP-FLOP S-R A. Tujuan Kegiatan Praktikum 9 : Setelah mempraktekkan Topik ini, anda diharapkan dapat : 1) Menjelaskan cara kerja rangkaian FLIP FLOP S-R. 2) Merangkai rangkaian FLIP FLOP S-R. B. Dasar
Lebih terperinci8. TRANSFER DATA. I. Tujuan
8. TRANSFER DATA I. Tujuan 1. Membuat rangkaian transfer data seri dan transfer data secara paralel dengan menggunakan IC yang berisi JK-FF dan D-FF. 2. Mengamati operasi transfer data seri dan dan transfer
Lebih terperinciOperasi Counting Q 1 Q 2. Pulsa clock Belum ada pulsa Setelah pulsa # Setelah pulsa # 2
BAB IV. COUNTER TUJUAN : Setelah mempelajari bab ini mahasiswa diharapkan mampu : Menjelaskan prinsip dasar Counter Membuat Counter dasar dengan prinsip sekuensial Membedakan operasi dan karakteristik
Lebih terperinciLutfi Rasyid Nur Hidayat PTI D / SHIFT REGISTER
Lutfi Rasyid Nur Hidayat PTI D / 120533430805 SHIFT REGISTER Register merupakan sekelompok flip-flop yang dapat dipakai untuk menyimpan dan mengolah informasi dalam bentuk linier.flip-flop dalam bentuk
Lebih terperinciJENIS-JENIS REGISTER (Tugas Sistem Digital)
JENIS-JENIS REGISTER (Tugas Sistem Digital) Oleh: EKO SARIYANTO 0917041026 SITI KHOLIFAH 1017041042 JURUSAN FISIKA FAKULTAS MATEMATIKA DAN ILMU PENGETAHUAN ALAM UNIVERSITAS LAMPUNG 2013 Register adalah
Lebih terperinciMODUL PRAKTIKUM SISTEM DIGITAL. Oleh : Miftachul Ulum, ST., MT Riza Alfita, ST., MT
MODUL PRAKTIKUM SISTEM DIGITAL Oleh : Miftachul Ulum, ST., MT Riza Alfita, ST., MT PROGRAM STUDI S TEKNIK ELEKTRO FAKULTAS TEKNIK UNIVERSITAS TRUNOJOYO MADURA 23-24 KATA PENGANTAR Puji syukur kami panjatkan
Lebih terperinci