SELF-ORGANIZING HARDWARE UNTUK APLIKASI SELF-EVOLVING ARTIFICIAL NEURAL NETWORK TIPE ADAPTIVE RESONANCE THEORY (ART)

Transkripsi

1 SELF-ORGANIZING HARDWARE UNTUK APLIKASI SELF-EVOLVING ARTIFICIAL NEURAL NETWORK TIPE ADAPTIVE RESONANCE THEORY (ART) ARWIN Mahasiswa S-2 Teknik Kmputer, STEI, ITB Abstrak Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (sftware) sehingga selah-leh telah terjadi stagnasi pada satu level tertentu. Di sisi lain, JST tipe tertentu memiliki kelebihan untuk aplikasi-aplikasi kmpleks yang memerlukan penglahan paralel pada pengenalan pla dan klasifikasi, sehingga dapat dikembangkan untuk menyesuaikan kebutuhan mendatang. Perkembangan teknlgi FPGA saat ini memungkinkan untuk melakukan implementasi JST berevlusi (evlve) melalui knfigurasi ulang n-site pada perangkat keras berevlusi secara langsung (run-time evlvable recnfigurable hardware). Di dalam makalah ini akan disampaikan knsep self-rganizing hardware (SOHW) berbasis pada recnfigurable hardware (RCHW) dan evlvable hardware (EHW) untuk implementasi aplikasi-aplikasi pengenalan dan klasifikasi berbasiskan Self-Evlving Artificial Neural Netwrk (SE-ANN) tipe Adaptive Resnance Thery (ART) beserta kndisi-kndisi untuk persyaratan implementasinya. Keywrd : FPGA, self-rganizing hardware, evlvable hardware, recnfigurable hardware, ART. I. PENDAHULUAN Implementasi aplikasi berbasis Jaringan Syaraf Tiruan (JST) pada perangkat keras (hardware) tidak sesignifikan implementasinya di perangkat lunak (sftware) sehingga selah-leh telah terjadi stagnasi pada level tertentu. Implementasi JST ke perangkat lunak dinilai lebih menguntungkan terutama pada aplikasiaplikasi yang menggunakan neurn kurang dari 100 unit karena lebih mudah direknfigurasi bila hasil aplikasinya belum memuaskan. Implementasi JST ke perangkat keras akan menjadi penting ketika aplikasiaplikasi tersebut memerlukan lebih dari neurn dan sinapsis [7]. Di sisi lain, untuk masalahmasalah yang bersifat kmpleks dan memerlukan penyelesaian secara paralel seperti pengenalan pla dan klasifikasi, JST memberikan perfrma yang jauh lebih baik ditinjau dari segi waktu dibandingkan kmputer yang dimtri leh dprsesr sekalipun [6]. Kemampuan penglahan paralel ini dapat dilakukan karena susunan JST yang massively-parallel sehingga suatu permasalahan yang kmpleks didistribusikan kepada neurn-neurn tetangganya (neighbring neurns) dan bekerja bersama-sama secara paralel untuk menyelesaikannya. Di dalam suatu prses penyelesaian permasalahan menggunakan JST, terdapat dua fase yang harus dilalui yakni fase pembelajaran atau pelatihan (learning/training phase) dan fase pengenalan (recgnitin phase). Pada fase pembelajaran, JST dikenalkan dengan sejumlah pla latihan yang telah disiapkan sedemikian rupa (pre-prcessing) yang mewakili data yang harus dipelajari leh JST. Salah satu karakteristik menarik dari JST adalah adaptif, yakni suatu kemampuan untuk mengadaptasi adanya pla baru yang dikenalkan kepadanya. Oleh karena itu, dalam masa pembelajaran JST akan menyimpan pengetahuan yang telah dipelajarinya secara adaptif dengan cara mengubah (1) bbt sambungan (synaptic weights) [5] dan atau (2) arsitektur jaringannya (tplgi) [2]. Bbt-bbt dan tplgi JST ini akan berubah seiring dengan

2 semakin bertambahnya pengetahuan yang dimilikinya atau kuantitas pla yang telah ia kenal. Salah satu cnth JST yang menyimpan pengetahuan tentang pla yang telah dikenalnya dengan cara mengubah tplginya adalah Adaptive Resnance Thery (ART). Pada umumnya untuk aplikasi-aplikasi pengenalan pla dan klasifikasi, JST mdel ART dan mdifikasinya lebih banyak digunakan dibandingkan dengan JST Multilayer Perceptrn (MLP) dengan algritma pembelajaran backprpagatin standar karena keunggulannya dalam kecepatan dan keakuratan hasil (utput), sebagai cnth lihat [1]. Kelebihan ART ini disebabkan leh karakteristik adaptifnya yang akan merubah tplginya dengan cara membentuk cluster baru ketika menemui pla baru yang belum pernah ia pelajari sebelumnya yang dikenalkan kepadanya dan menyimpannya di dalam memrynya. Bila suatu ketika pla yang sama diberikan kepadanya, dengan segera ia akan melihat kembali pengetahuannya dan dengan segera mencckkannya dengan cepat. Dengan karakteristik ini, ART diglngkan sebagai Self-Evlving Artificial Neural Netwrk (SE- ANN) dan berbeda dengan tipe Evlving Artificial Neural Netwrk (EANN) sebagaimana disampaikan dalam [16] yang menggunakan pendekatan Evlutinary Algrithm (EA) untuk mengevlusi bbtbbt sambungan, arsitektur atau aturan pembelajaran JST. Untuk mengimplementasikan suatu mdel JST ke bentuk perangkat kerasnya, [10] menyampaikan pandangan bahwa tantangantantangan mendasar dalam implementasi JST ke perangkat keras adalah kmpetisi perangkat keras dengan fleksibilitas tplgi dan strategi pembelajaran yang diaplikasikan pada JST sehingga recngufirabilty harus diperhatikan sejak awal perancangan perangkat keras. [9] [10] melakukan penelitian untuk mengimplementasikan arsitektur unsupervised JST yang dinamakan dengan Flexible Adaptable-Size Tplgy (FAST) ke Field Prgrammable Gate Array (FPGA) untuk aplikasi klasifikasi dan segmentasi citra. FAST adalah JST yang secara dinamis mengadaptasi ukurannya dengan cara menambah jumlah neurn pada lapisan utput-nya bila ditemukan vektr input yang berbeda. Dalam knteks FPGA, adaptasi tplgi adalah karakteristik FPGA yang dapat diknfigurasi secara dinamis untuk mengakmdir JST dengan karakteristik tplgi termdifikasi (mdifiable tplgy) [18]. Pada sisi yang berbeda, penelitian juga dilakukan untuk mendapatkan suatu perangkat keras yang dapat merubah arsitektur dan tingkah lakunya secara dinamis dan mandiri dengan berinteraksi dengan lingkungannya dengan mengadpsi knsep evlusi alami [14] yang dinamakan dengan Evlvable Hardware (EHW). Karakteristik EHW ini memberikan peluang besar untuk implementasi SE-ANN seperti ART namun mengkmbinasikan kedua jenis teknlgi ini akan memunculkan isu-isu baru yang menarik. Oleh karena itu di dalam naskah ini disampaikan knsep Self-Organizing Hardware (SOHW) untuk aplikasi SE-ANN tipe ART dengan mengadpsi karakteristik yang dimiliki leh EHW. Pada Bagian II akan disampaikan knsep dasar ART bersama dengan algritma pembelajarannya. Bagian III berisi knsep FPGA yang dilanjutkan dengan knsep EHW pada Bagian IV. Pada Bagian V disampaikan knsep SOHW dan cara implementasi ART pada SOHW. Naskah ditutup leh Bagian VI yang menyampaikan kesimpulan hasil studi literatur ini. II. JST MODEL ADAPTIVE RESONANCE THEORY A. Knsep Dasar JST-ART dirancang untuk memudahkan pengntrlan derajat kemiripan pla yang ditempatkan pada cluster yang sama. ART dirancang untuk mengatasi masalah stabilitas-plastisitas (stability-plasticity) kemampuan untuk menyimpan infrmasi yang telah dipelajari ketika ada infrmasi baru yang dihadapi leh JST lainnya. Arsitektur dasar JST ART terdiri atas : satu lapisan penglahan masukan dan juga sebagai lapis perbandingan pla yang disebut dengan lapisan F 1, unit-unit cluster atau lapis pengenalan yang disebut dengan lapisan F, dan suatu mekanisme untuk mengntrl 2 derajat kemiripan pla-pla untuk ditempatkan pada cluster yang sama yang 2

3 disebut dengan mekanisme Reset. Lapisan F 1 terdiri atas dua bagian : bagian masukan dan bagian antarmuka (interface). Bagian antarmuka mengkmbinasikan sinyal-sinyal dari bagian masukan dan lapisan F 2, yang nantinya digunakan dalam membandingkan kemiripan sinyal masukan dengan vektr bbt untuk unit cluster yang telah dipilih sebagai caln yang diperblehkan untuk mempelajari pla masukan yang dimasukkan. Untuk memudahkan pemahaman, pada lapisan F 1, bagian masukan diberi ntasi F1 ( ) F1 ( b ). a dan bagian antarmuka diberi ntasi Untuk mengntrl kemiripan pla-pla agar ditempatkan pada cluster yang sama, terdapat dua buah jalur masing-masing bersama dengan bbt-bbtnya, di antara setiap unit di dalam bagian antarmuka lapisan masukan dengan setiap unit cluster. Unit-unit ke- i lapisan F 1 dihubungkan ke unit-unit ke- j lapisan F 2 leh bbt-bbt bttm-up, b ij, sedangkan unit-unit ke- j lapisan F 2 dihubungkan ke unit-unit ke- i lapisan F 1 leh bbt-bbt tp-dwn, t ji. Lapisan F 2 adalah lapisan kmpetitif, artinya unit cluster dengan jumlah masukan terbesar menjadi caln kuat yang diperblehkan mempelajari pla masukan. Aktivasi semua unit lapisan F 2 dibuat nl. Unit-unit antarmuka selanjutnya mengkmbinasikan infrmasi dari unit masukan dan unit cluster. Suatu unit cluster diperblehkan mempelajari pla masukan tergantung kepada kemiripan vektr tp-dwn-nya dengan vektr masukan. Hal ini diatur leh unit reset berdasarkan pada sinyal-sinyal yang diterimanya dari bagian F a dan bagian antarmuka masukan 1 ( ) F1 ( b ) pada lapisan F 1. Jika unit cluster tersebut tidak diperblehkan untuk mempelajari pla masukan yang masuk, ia dinn-aktifkan dan satu unit cluster baru dipilih sebagai caln kuat lainnya. Dalam aplikasinya terdapat dua jenis JST ART, yaitu ART1 yang dirancang untuk berperasi pada vektr-vektr masukan biner dan ART2 yang berperasi pada vektrvektr masukan yang bernilai analg. Pada naskah ini akan digunakan JST ART-1 yang berperasi pada dmain digital 0 dan 1 untuk implementasi pada perangkat digital FPGA. B. Arsitektur Jaringan Arsitektur JST-ART1 terdiri dari dua bagian, yaitu unit-unit kmputasinal dan unit-unit pelengkap (suplemental). 1) Unit-unit Kmputasinal. Unit kmputasinal terdiri dari lapisan F 1 (bagian masukan dan antarmuka), lapisan F 2, dan unit reset. Setiap unit di dalam lapisan masukan, F1 ( a ), dihubungkan ke setiap unit F b, yang di dalam lapisan antarmuka, ( ) berkaitan. Setiap unit di dalam lapisan F b dihubungkan ke unit F1 ( a ) dan 1 ( ) reset yang untuk selanjutnya dihubungkan ke setiap unit di lapisan F 2. Setiap unit di dalam lapisan F1 ( b ) dihubungkan ke setiap unit di dalam lapisan F 2 leh dua jalur bbt. Unit X i di dalam lapisan F1 ( b ) dihubungkan ke unit Y j lapisan F 2 leh bbt-bbt bttm-up, b ij. Sedangkan unit Y j pada lapisan F 2 dihubungkan ke unit X pada lapisan F ( ) i 1 1 b leh bbt-bbt tp-dwn, t ji. Lapisan F 2 adalah lapisan kmpetitif dan hanya simpul yang mempunyai nilai net masukan yang terbesar yang mempunyai aktivasi yang tidak sama dengan nl. Gambar 1. Arsitektur JST ART1 yang disederhanakan. 3

4 2) Unit-unit Pelengkap (Suplemental). Unit-unit pelengkap menyediakan suatu mekanisme sehingga kmputasi yang dilakukan leh algritma ART1 dapat dilaksanakan dengan menggunakan prinsipprinsip JST. Unit-unit tersebut disebut juga dengan unit-unit Gain Cntrl, G1 dan G 2. Arsitektur JST-ART1 selengkapnya diperlihatkan pada Gambar 1. C. AlgritmaPembelajaran [3] Secara sederhana, algritma pembelajaran JST ART1 adalah sebagai berikut : Tahap 0 Inisialisasi parameter-parameter L > 1 dan 0 < ρ 1. Inisialisasi bbt-bbt L 0< bij ( 0) < L 1 + n t 0 = 1. dan ( ) Tahap 1 ji Selama kndisi henti = false, kerjakan tahap 2 sampai 13. Tahap 2 Untuk setiap masukan latihan, kerjakan tahap 3 sampai 13. Tahap 3 Tetapkan aktivasi semua unit F 2 = 0 Tetapkan aktivasi unit-unit masukan F a = s, vektr masukan. ( ) 1 Tahap 4 Hitung nrmalisasi vektr masukan s s = s. i i Tahap 5 Kirim sinyal masukan dari F1 ( ) F1 ( b ). x = s. i i a ke Tahap 6 Untuk setiap simpul F 2 yang tidak dihambat : Jika y j 1, maka Tahap 7 y = b x j ij i i Selama reset = true, kerjakan tahap 8 sampai 11 Tahap 8 Cari unit pemenang, J, sehingga y = y untuk setiap simpul j. Jika J j y J = 1, maka semua simpul dihambat dan pla ini tidak dapat dikelmpkkan. Tahap 9 Hitung ulang aktivasi x untuk F1 ( b ) : xi sitji Tahap 10 =. Hitung nrmalisasi vektr x : x = x. i i Tahap 11 Uji reset : x Jika ρ, maka y J = 1 s (hambat simpul J ) dan lanjutkan mulai tahap 7 lagi. x Jika s > ρ, lanjutkan ke tahap 12. Tahap 12 Perbaharui bbt-bbt untuk simpul J : Lxi bij ( baru) = L 1 + x 4

5 Tahap 13 ( ) t ji baru = x i. Uji kndisi berhenti. III. FIELD PROGRAMMABLE GATE ARRAY (FPGA) A. Knsep Dasar FPGA adalah suatu array unit-unit penglahan bit yang fungsi and interkneksinya dapat diprgram setelah fabrikasi. Sebagian besar tradisinal FPGA menggunakan Lkup Table (LUT) kecil untuk melayani elemen-elemen kmputasinal terprgram. LUT-LUT ini dihubungkann (wired) satu dengan lainnya melalui suatuu interkneksii terprgram yang cukup memakan tempat di setiap sel FPGA. Pada mumnya perangkat-perangkat kmersial menggunakan 4 LUT karena menghemat tempat [14]. FPGA dapat diprgram pada tiga level yang berbeda yakni fungsi dari sel-sel atau gerbang (gate) lgikanya, interkneksi antara sel-selnya dan input dan utput-nya. Ketiga level tersebut diknfigurasii melalui satu urutan (string) bit yang dimasukkan dari sumber luar. Bit-bit knfigurasi ini kemudian akan memberitahukan kepada setiap sel atau gerbang dan interkneksinya bagaimana harus bertingkah laku. Knfigurasi ini dapat dilakukan beberapa kali hingga diperleh suatu rangkaian seperti yang diharapkan. Oleh sebab itu, FPGA dikatakan sebagai device yang recnfigurablee [13]. Sifat recnfigurable ini memberikan sarana yang sangat tepat untuk mengimplementasikan JST ART yang memiliki karakteristik adaptif atau dapat mereknstruksi arsitektur jaringannya secara mandiri. Perubahan arsitektur akan berdampak pada penambahan atau pengurangann cluster seiring dengan penambahan atau pengurangan pla yang telah diajarkan padanya. Gambar 2. FPGA dengan 4-LUT dimana setiap LUT mempunyai 3 input dan 1 utput [14]. IV. EVOLVABLE RECONFIGURABLE HARDWARE A. Evlvable Hardware dan Recnfigurable Di dalam definisinya, EHW adalah perangkat keras yang dapat merubah arsitekturnya secara dinamis dan mandirii seiring dengan perubahan lingkungannya [17]. RCHW pada dasarnya adalah perangkat keras yang berbasiskan pada lgika-lgika terknfigurasi. Kedua tipe perangkat keras tersebut diimplementasikan pada perangkat yang sama yakni FPGA. Perbedaan tegas di antara keduanya adalah EHW menggunakan knsep evlusi untuk mendapatkan suatu perangkat keras yang ptimal untuk suatu aplikasi atau ptimisasi, sedangkan RCHW menggunakan prsedur standar di dalam perancangan suatu perangkat keras untuk aplikasi tertentu. Gambar 3. Bidang EHW muncul dari pertemuan tiga ilmu pengetahuan [4]. 5

6 Gambar 4. Kerangka umum EA. Dengan kata lain, di dalam EHW terdapat suatu kecerdasan alami yang diterapkan sehingga terdapat suatu mekanisme evlusi untuk menghasilkan generasi perangkat keras berikutnya yang lebih baik. Dengan demikian dapat dikatakan bahwa RCHW adalah subset dari EHW. Istilah Evlvable Recnfigurable Hardware (ERCHW) ditujukan kepada suatu perangkat keras yang mampu merubah dan mereknfigurasi arsitekturnya secara dinamis seiring dengan perubahan lingkungannya. Di sini dimunculkan istilah Self-Organizing Hardware (SOHW) yang merujuk kepada perangkat keras tipe tersebut di atas namun dengan karakteristik tertentu. SOHW akan dibahas lebih lanjut pada Bagian V. Bidang EHW muncul ke permukaan sebagai dampak dari perpaduan beberapa bidang ilmu pengetahuan sebagaimana dipresentasikan pada Gambar 3. Perancangan sistem melalui pendekatan yang mengadpsi prses evlusi alami telah berhasil dilakukan dengan ditemukannya teknlgi JST dan telah diaplikasikan ke berbagai bidang. JST lebih banyak diaplikasikan melalui sftware walaupun tidak sedikit yang telah diaplikasikan ke hardware walaupun terbatas. Implementasi hardware lebih menguntungkan ditinjau dari aspek waktu penglahan data. Dengan knsep evlusi alami, dikembangkan algritma-algritma yang dinamakan dengan Evlutinary Algrithm (EA). EA meliputi algritmaalgritma utama sebagai berikut : Genetic Algrithm (GA). Genetic Prgramming (GP). Evlutinary Prgramming (EP). Evlutin Strategies (ES). B. Pembangkitan Generasi Terbaik EA mewakili satu kelas algritma pencarian stkastik berbasiskan ppulasi yang dibangun dari ide-ide dan prinsip-prinsip evlusi alami. Satu fitur penting dari algritma-algritma di atas adalah strategi pencarian berbasis ppulasi. Individu-individu di dalam ppulasi berkmpetisi dan saling bertukar infrmasi dalam melakukan tugas-tugas tertentu. Secara umum prses yang berlangsung di dalam EA dipresentasikan pada Gambar 4 berikut ini. Perbedaan utama antara GA dan GP adalah pada representasi krmsm atau individu. Gambar 5. Mekanisme pembangkitan generasi baru. 6

7 Gambar 6. Algritma pengevlusian perangkat keras. GA mengrganisasikan gen dalam bentuk array, sedangkan GP mengaplikasikannya dalam bentuk sebuah phn gen. Namun keduanya sama-sama menggunakan prses crssver dan mutasi. EP hanya menggunakan prses mutasi saja karena ia tidak ada batasan representasi gen. Crssver adalah prses kawin silang untuk mendapatkann generasi terbaik, sedangkan mutasi adalah prses pembalikan susunann bit krmsm dengan tujuan yang sama. Mekanisme crssver dan mutasi diperlihatkan pada Gambar 5. Setiap individu di dalam ppulasi disebut juga dengann gentype dan masing-masing mengandungg satu representasi dari suatu rangkaian dengan satu himpunan kmpnen dan interkneksinya. Dalam crssver, parameter-parameter pasangan rangkaian yang dipilih dipertukarkan untuk dengan peratr crssver dan mutasi. membangkitkan dua keturunan. Selanjutnya, rangkaian terbaik dapat disalinkan langsung ke generasi berikutnya. Mutasi dapat juga terjadi dan melibatkan pembalikan beberapa gen dalam krmsm. Hal ini membuat krmsmkrmsm sedikit berbeda dari yang hanya dihasilkan dari perkawinan kedua induknya. Ketika jumlah rangkaian- rangkaian di dalam ppulasi induk, ppulasi keturunan baru telah siap untuk menjadi ppulasi induk berikutnya dan ppulasi induk asli dihapus. Pemilihan acak dilakukan pada rangkaian keturunan menyamai jumlah pemilihan induk yang akan dikmbinasikan. C. Knsep Evlusi Hardware Sejauh ini, mekanisme adaptasi EHW berdasarkan pada EA dan algritma yang paling umum digunakan adalah GA. Suatu rangkaian dapat direpresentasikan ke dalam beberapa cara yang berbeda. Untuk rangkaian digital, teknik yang paling umum digunakan adalah representasi level gerbang. Representasi ini berisi penjelasan mengenai gerbang yang akan digunakan dan interkneksinya. Ini kemudian dikdekan ke suatu knfigurasi bilangan biner yang selanjutnya diaplikasikan kepada recnfigurable device seperti FPGA. Secara sederhana algritma untuk mengevlusikan perangkat keras ditampilkan pada Gambar 6. Gambar 7. Knsep evlusi hardware. Pada GA ini, perancang cukup mendefinisikan n sekelmpkk vektr-vektr latihan yang berisi pemetaan input dan utput rangkaian, dan secara tmatis algritma ini 7

8 Gambar 8. Mekanisme evlusi EHW [7]. akan menyelesaikan perancangan rangkaiannya. Satu ppulasi yang merepresentasikan rangkaian dibangkitkan secara acak. Tingkah laku setiap rangkaian dievaluasi dan rangkaian terbaik dikmbinasikan untuk mendapatkan generasi baru dan diharapkan menjadi rangkaian yang lebih baik dari pendahulunya. Setelah melalui serangkaian iterasi, rangkaian yang paling layak (fittest) akan bertingkah laku sebagaimanaa spesifikasi awal yang diberikan padanya. Prses ini dapat dilihat pada Gambar 7. Bagian yang sangat membutuhkan kmputasi di dalam GA adalah evaluasi setiap rangkaian atau disebut dengan kmputasi nilai fitness. Prsess ini melibatkan pemasukan data ke setiap rangkaian dan penghitungan kesalahan karena deviasi dari utput yang telah dispesifikasikan. D. Mekanisme Evlusi Hardware Masih ada beda pendapat mengenai EHW yakni masih adanya ketidak yakinan prses evlusi pada hardware yakni mengevlusikan mengevlusikan rangkaian perilaku atau rangkaian. Mengevlusikan hardware sangat kecil kemungkinannya karena akan berdampak fatal bagi hardware itu sendiri, sehingga yang dievaluasi adalah perilaku rangkaian. Dengan kataa lain, EHW dapat dipandang sebagai pendekatan evlusi dalam merancang perilaku hardware dan bukan merancang hardware secara langsung. Oleh karena itu, perancang harus mengetahui perilaku rangkaian yang tepat pada lingkunga dimana ia akan diaplikasikan. EHW dapat dikategrikan berdasarkan pada lkasi simulasi, ekstrinsik dan instrinsik. EHW ekstrinsik mensimulasikan prses evlusi padaa sftware dan hanya memasukkan knfigurasi terbaik kepada hardware pada setiap generasi. EHW intrinsik langsung melakukan prses evlusi di dalam hardware yakni setiap krmsm digunakan untuk mereknfigurasi hardware atau dengan kata lain, hardware akan diknfigurasi sebanyak jumlah ppulasi pada setiap generasi. Mde ini dapat juga disebut dengan mengevlusikan hardware secara ffline EHW (OFL) dan n-line EHW (ONL). Prses ini dipresentasikan pada Gambar 8. V. SELF-ORGANIZING HARDWARE Telah disinggung pada Bagian I bahwa menggabungka an teknlgi JST dan EHW akan memunculkan isu-isu baru yang menarik yakni mengapa harus digabungkan padahal mereka telah mempunyai dmain masing-masing g dan sudah banyak JST yang telah di-hardware-kan. Lalu dimana sisi menariknya? Dalam suatu perancangan rangkaian setelah ia selesai dirancang dan kemudian ditransfer 8

9 ke bentuk hardware-nya, ia akan melakukan fungsi sebagaimana requirement yang diberikan kepadanya. Bila pada suatu ketika paska prduksi ditemukan bahwa terdapat requirement yang belum dipenuhi atau diperlukan pengembangan lebih lanjut, dapat dibayangkan betapa besar upaya yang dilakukan untuk mengatasi hal ini terlebih bila prduk tersebut dalam bentuk Applicatin Specific Integrated Circuits (ASICs). EHW memberikan satu slusi untuk mengatasi permasalahan tersebut khususnya untuk prduk-prduk paska prduksi dan salah satu diantaranya adalah prduk-prduk rangkaian berbasiskan pada JST. Oleh karena itu knsep SOHW ini diharapkan memberikan alternatif lain untuk mengimplementasikan JST ke hardware. Namun untuk menggabungkan kedua teknlgi tersebut agar menjadi SOHW yang saling melengkapi, diperlukan pemahaman terhadap karakteristik keduanya dan bagaimana knsep evlusi hardware selaras dengan evlusi JST pada fase pelatihan dan fase pengenalan. A. Karakteristik JST ART1 dan EHW 1) ART1. Telah disampaikan pada bagian sebelumnya bahwa sifat JST adalah adaptif yakni mampu merespn perubahan lingkungannya dengan dinamis dengan cara memdifikasi bbtbbt sambungannya, arsitekturnya atau aturan pembelajarannya. JST melakukan respn dengan melakukan perubahan tplgi dengan menambah atau mengurangi cluster kategri pla yang dipelajarinya dengan mekanisme winnertakes-all. Prses perubahan tplgi ini dilakukan secara tmatis tanpa adanya intervensi dari manusia sehingga dapat dikatakan JST ART1 melakukan selfrganizing pada dirinya sendiri agar jumlah cluster selaras dengan jumlah pla yang dikenalnya. Pada fase pengenalan, JST ART melakukan prses pengenalan pla secara langsung atau n-line dan bila ada pla baru yang belum pernah ia kenal, pla tersebut akan dipaksakan masuk ke dalam salah satu kategri yang telah dikenalnya. Oleh karena itu pada fase pengenalan, nilai parameter vigilance diturunkan di bawah 1 agar JST ART tidak begitu sensitif terhadap perbedaan pla yang tipis. Dalam aplikasi kritis perbedaan pla yang tipis ini dapat berdampak fatal bagi prses selanjutnya. Oleh karena itu pada fase pengenalan JST ART1 harus tetap mampu menerima pla input baru yang belum pernah dikenalnya dan menciptakan cluster baru untuk pla tersebut. Untuk dapat memenuhi kebutuhan ini diperlukan hardware yang mampu mengadaptasi perubahan arsitektur jaringan JST ini. 2) EHW. Pada dasarnya karakteristik utama EHW adalah kecerdasannya dalam merespn perubahan lingkungan dengan cara memdifikasi arsitektur dan perilakunya secara mandiri dengan mengadpsi knsep evlusi alami atau evlvable. Dengan kemampuannya dalam berevlusi ini rangkaian berbasis EHW dapat direknfigurasi berulang kali yang pada akhirnya akan diperleh rangkaian terbaik yang telah memenuhi requirement sebagaimana dispesifikasikan sebelum prses pembangunan rangkaian dimulai. Sebagaimana disampaikan pada Bagian IV, bagian yang sangat membutuhkan kmputasi tinggi di dalam GA adalah evaluasi setiap rangkaian untuk memperleh nilai fitness. Ukuran fitness menentukan apa yang harus dikerjakan dan merupakan mekanisme untuk berkmunikasi dengan requirement pada level yang lebih tinggi. Oleh karena itu diperlukan mdifikasi algritma JST ART1 agar ia dapat diimplementasikan dengan mudah ke hardware dan menghasilkan pemetaan input-uput yang lebih sederhana untuk meminimalkan waktu dalam prses evlusi di dalam EHW. B. Cara Kerja SOHW Dengan memanfaatkan karakteristik kedua teknlgi tersebut di atas, SOHW dapat ditinjau dari dua perspektif yakni evlusi penuh dan evlusi tidak penuh dengan kelebihan dan kekurangan masing-masing. 1) Evlusi Tidak Penuh. Pada perspektif evlusi tidak penuh, ART1 dan EHW melakukan prses evlusi baik pada fase pelatihan maupun pada fase pengenalan. Pada fase pelatihan, ART1 akan melakukan prses pengenalan pla dan mengelmpkkannya ke dalam cluster yang berbeda berdasarkan karakteristik pla-pla 9

10 tersebut. Setelah fase pelatihan selesai, dilakukan ekstraksi pemetaan input-utput ART1 dan selanjutnya dikirimkan ke GA untuk melakukan prses sintesa rangkaian. Setelah rangkaian terbaik diperleh, knfigurasi ini kemudian disalinkan ke dalam FPGA menjadi bentuk hardware. prses pembelajaran ulang untuk membentuk cluster baru untuk pla tersebut. Peta inpututput yang baru kemudian dikirimkan ke GA untuk disintesa mendapatkan knfigurasi bit baru. Knfigurasi baru ini kemudian disalinkan ke FPGA untuk membentuk rangkaian baru. Prses yang sama akan berulang bila ditemukan pla baru. Persyaratan utama di sini adalah parameter vigilance harus diatur sama dengan 1. Mekanisme ini lebih menekankan pada mde perasi EHW ff-line atau ekstrinsik karena evlusi dilakukan dengan bantuan sftware dan hanya keturunan dengan knfigurasi rangkaian terbaik yang akan disalinkan pada FPGA. Prses ini dipresentasikan pada Gambar 9. Gambar 9. Mde evlusi tidak penuh SOHW. Gambar 10. (a) Algritma ART1 m. Pada fase pengenalan, bila ART1 memperleh pla input yang belum pernah dikenalnya maka ART1 harus melakukan 2) Evlusi Penuh. Pada mekanisme ini, ART1 dan EHW melakukan prses evlusi baik pada fase pelatihan maupun pada fase pengenalan untuk menghasilkan rangkaian 10

11 terbaik. Perbedaan penting dengan mekanisme evlusi penuh adalah pada fase pengenalan hanya EHW yang melakukan prses evlusi untuk mereknfigurasi rangkaiannya menyesuaikan dengan pla baru yang belum dikenal pada fase pelatihan. Artinya EHW yang melakukan pengenalan sebagai backup ketika ART1 gagal melakukan tugasnya. Agar mekanisme SOHW ini dapat dicapai, digunakan algritma ART1 yang telah dimdifikasi leh [12] menjadi ART1 m atau ART1-mdified sebagaimana ditampilkan pada Gambar 10(a). Mekanisme evlusi tidak penuh ini menampilkan mde perasi EHW n-line atau instrinsik dimana evlusi disimulasikan langsung pada hardware, artinya EHW beradaptasi selaras dengan perubahan lingkungan secara dinamis dan mandiri. Prses ini ditampilkan pada Gambar 10(b). C. Keterbatasan Adaptasi n-line mensyaratkan bahwa EHW mampu merubah arsitektur rangkaiannya ketika berperasi pada lingkungan nyata. Di samping itu, adaptasi n-line juga merupakan prses incremental sehingga EHW harus mampu menyimpan infrmasi rangkaian sebelumnya untuk menurunkan keturunan berikutnya tanpa arus mengulang prses dari awal sebagaimana karakteristik EA yang digunakan untuk mengevlusikan rangkaian. Hal ini disebut juga dengan stabilityplasticity dilemma, permasalahan yang pernah dihadapi JST sebelum ditemukannya ART. Dengan keterbatasan tersebut, prses evlusi hardware pada umumnya dilakukan secara ff-line karena belum ditemukan suatu mekanisme untuk mencegah munculnya keturunan baru yang tidak lebih baik dari induknya. Keturunan yang tidak baik akan berdampak fatal pada rangkaian yang diprduksinya atau lingkungan fisik dimana ia dievlusikan secara n-line. VI. KESIMPULAN Dari studi literatur yang telah disampaikan di atas dapat disimpulkan bahwa SOHW sangat mungkin untuk diimplementasikan dengan memadukan karakteristik menguntungkan dari teknlgi JST dan EHW. SOHW akan sangat memberikan keuntungan bila ia mampu melakukan evlusi secara n-line. Adaptasi n-line tidak dapat dilakukan dengan menggunakan EA yang diaplikasikan pada EHW saat ini. Agar EHW mampu melakukan adaptasi secara n-line, permasalahan stability-plasticity atau ketidak mampuan menyimpan infrmasi rangkaian sebelumnya harus diatasi terlebih dulu. Salah satu cara yang dapat dilakukan adalah mengadpsi penyelesaian stability-plasticity pada JST dan menerapkannya pada EHW dengan metde-metde tertentu. Gambar 10. (b) Mde evlusi penuh SOHW. 11

12 Referensi [1] Busque, Martin, and Parizeau, Marc, A Cmparisn f Fuzzy ARTMAP and Multilayer Perceptrn fr Handwritten Digit Recgnitin, 31 Octber 1997, Cmputer Visin and Systems Labratry Universit e Laval, Sainte-Fy (Quebec), Canada. [2] Carpenter, Gail A., and Grssberg, Stephen, A Massively Parallel Architecture fr a Self- Organizing Neural Pattern Recgnitin Machine, Cmputer Visin, Graphics, and Image Prcessing,1987, Vlume 37, pp [3] Fausset, Laurene, Fundamentals f Neural Netwrks: Architectures, Algrithms and Applicatins, Prentice-Hall, New Jersey, USA, 1994, pp [4] Grdn, Timthy W., and Bentley, Peter J., On Evlvable Hardware, dwnlad tanggal 5 Desember 2006, pukul WIB. [5] Haykin, Simn, Neural Netwrks: A Cmprehensive Fundatin, IEEE Cmputer Sciety Press, USA, [6] Iba, Hitshi; Iwata, Masaya and Higuchi, Tetsuya, Gate-level Evlvable Hardware: Empirical Study and Applicatin, Evlutinary Algrithms in Engineering Applicatins, pp , Springer-Verlag, [7] Kim, Jin Hyung, Neural Netwrks Intrductin, CS679 Lecture Ntes, Cmputer Science Department, KAIS, Krea, [8] Lindsey, Clark S., Neural Netwrks in Hardware: Architectures, Prducts and Applicatins, HardwareNNWCurse/hme.html, dwnlad tanggal 24 Npember 2006, pukul WIB. [9] Pérez-Uribe, Andrés and E. Sanchez, FPGA Implementatin f an Adaptable-Size Neural Netwrk, Prceeding f Sixth Internatinal Cnference n Artificial Neural Netwrks, 1996, pp , Springer-Verlag. [10] Pérez-Uribe, Andrés and Sanchez, E., Neural netwrk structure ptimizatin thrugh nline hardware evlutin, Prceedings f the Wrld Cngress n Neural Netwrks (WCNN 96), 1996, San Dieg, CA, pp [11] Schurmann, Felix; Steffen Hhmann; Jhannes Schemmel, and Karlheinz Meier, Twards an Artificial Neural Netwrk Framewrk, Prceedings f the 2002 NASA/DOD Cnference n Evlvable Hardware (EH 02), [12] Serran-Gtarredna, Teresa and Linares- Barrancn, Bernabé, A Mdified ART1 Algrithms mre suitable fr VLSI Implementatins, Neural Netwrks, 13 Nvember [13] Sipper M., Geke M, Mange D., Stauffer A., Sanchez E., and Tmassini M., The firefly machine: Online evlware, Prceeding 1997 IEEE Cnference Evlutinary Cmputatin (ICEC 97). 1997, Piscataway, NJ: IEEE, pp [14] Trimberger S., Field Prgrammable Gate Arrays, Kluwer Academic, Nrwell, Mass., USA, [15] Trresen, Jim, Evlvable Hardware as a New Cmputer Architecture, ssgrr2002_2.pdf, dwnlad tanggal 4 Desember 2006, jam WIB. [16] Ya, X., Evlving Artificial Neural Netwrks, Prceedings f the IEEE, 7(9): , September [17] Ya, Xin and Higuchi, Tetsuya, Prmises and Challenges f Evlvable Hardware, IEEE Transactins n Systems, Man, and Cybernetics Part C: Applicatins and Reviews, Vl. 29, N. 1, February [18] Zhu, J. and Shuttn, Peter, FPGA Implementatins f Neural Netwrks a Survey f a Decade f Prgress, dwnlad tanggal 4 Desember 2006, jam WIB. Arwin D.W. Sumari meraih gelar S- 1 dari Teknik Elektr, Institut Teknlgi Bandung (ITB), Bandung, Indnesia pada tahun 1996 dan sekarang sedang mengejar gelar S-2 bidang Teknik Kmputer di Seklah Teknik Elektr dan Infrmatika (STEI), ITB, Bandung. Dia juga serang Perwira TNI AU lulusan Akademi TNI Angkatan Udara (AAU), Ygyakarta, Indnesia tahun 1991 dengan pangkat terakhir Mayr Elektrnika (Lek). Saat ini berdinas di AAU sebagai Dsen di Departemen Elektrnika (Deplek) setelah sebelumnya menangani Full Missin Simulatr F-16A di Lanud Iswahjudi, Magetan, Jawa Timur antara tahun Mayr Lek Arwin pernah menjadi In Plant Team Leader dan Sftware Engineer Simulatr F- 16A di Thmsn Training and Simulatin Ltd. (TT&SL), Crawley, United Kingdm pada tahun Dia memegang beberapa kualifikasi Simulatr F-16A untuk System Administratr (SA), Flight Simulatr Maintenance Engineer (FSME), Flight Simulatr Instructr (FSI) dan Visual Database Mdeling Engineer (VDBM). Dia juga pernah menjadi anggta Himpunan Ahli Intelejensia Artifisial Indnesia (HAIAI) pada tahun Mayr Lek Arwin D.W. Sumari dapat dihubungi melalui alamat daemn00idaf@yah.cm dan then.must.win@htmail.cm atau kunjungi situs pada alamat dan 12