GARIS-GARIS BESAR PROGRAM PERKULIAHAN (GBPP)

Transkripsi

1 GARIS-GARIS BESAR PROGRAM PERKULIAHAN (GBPP) Matakuliah : Sistem Digital Lanjut Kde : TKC305 Teri : 2 sks Praktikum : 1 sks Deskripsi Matakuliah Standar Kmpetensi Prgram Studi : TKC305 Sistem Digital Lanjut ini merupakan mata kuliah lanjutan setelah TSK-205 Sistem Digital di jurusan Sistem Kmputer. Sebelumnya mata kuliah ini mempunyai kde TSK-505 dan ditujukan untuk mahasiswa tingkat tiga. Di TSK-205, mahasiswa telah mempelajari dasar-dasar sistem digital mulai dari knsep, aljabar Blean, analisis dan sintesis rangkaian lgika, rangkaian lgika minimal, teknlgi implementasi dengan CMOS dan mengimplementasikannya menggunakan chip standar TTL (dan CMOS), representasi bilangan dan perasi aritmetika, blk rangkaian kmbinasinal, rangkaian sekuensial: latch, flip-flp, register dan cunter. Di TSK-505, mahasiswa akan belajar tentang desain dan implementasi rangkaian kmbinasinal dan sekuensial tersebut menggunakan chip standar TTL (dan CMOS) untuk rangkaian yang lebih kmpleks dan teknlgi device terprgram (CPLD/FPGA) berbasis Xilinx. Bahasa HDL (Hardware Descriptin Language) yang digunakan untuk merancang sistem digital terprgram adalah Verilg. Kuliah TKC305 Sistem Digital Lanjut mempelajari hal-hal sebagai berikut: 1. Teknlgi implementasi sistem digital: gerbang lgika CMOS, IC standar seri 7400, PLD, FPGA, ASIC dan CAD untuk mengimplementasikan sistem 2. Desain rangkaian kmbinasinal: multiplekser, dekder, enkder, kde knverter, kmparatr dan deskripsi HDLnya 3. Elemen rangkaian sekuensial: latch (SR, D), flip-flp (D, T, JK), register, shift register, cunter/pencacah up/dwn sinkrn dan asinkrn, pencacah lainnya dan deskripsi HDLnya 4. Desain rangkaian sekuensial sinkrn: FSM meliputi diagram, tabel dan assignment state serta pemilihan flip-flp untuk implementasi, mdel Mre, mdel Mealy, desain FSM dengan HDL, minimisasi state, cnth implementasi (serial adder, cunter) dan analisisnya 5. Desain rangkaian sekuensial asinkrn: analisis, sintesis, reduksi dan assignment state serta cnth desainnya Mata kuliah prasyarat: TSK-205/ (Sistem Digital) Mata kuliah yang berkaitan adalah TSK-305 (Teknik Mikrprsesr) dan TSK-307 (Organisasi Kmputer). TKC305 juga akan menjadi prasyarat untuk kuliah pilihan TKC405 Desain Sistem VLSI. : Setelah lulus mata kuliah ini, dengan pemahaman knsep, prinsip dan prsedur perancangan dan analisis sistem digital yang diperleh, mahasiswa akan mampu: 1. merancang, mengimplementasikan dan menganalisis rangkaian digital menggunakan chip standar TTL/CMOS (seri 74xx); 2. merancang, mengimplementasikan dan menganalisis rangkaian digital menggunakan HDL Verilg/VHDL di atas FPGA Xilinx Spartan-3E; : Sistem Kmputer, Fakultas Teknik, Universitas Dipnegr Dsen Pengampu Matakuliah : Ek Didik Widiant,ST.,MT. NIP Pustaka Pendukung : 1. Stephen Brwn and Zvnk Vranesic, Fundamentals f Digital Lgic with Verilg, 2nd Editin, McGraw-Hill, Peter J. Ashenden, Digital Design: An Embedded Systems Apprach Using Verilg, Mrgan Kaufmann, 2008

2 3. Website: Verilg Tutrial, 4. UG230: Spartan-3E FPGA Starter Kit Bard User Guide, Xilinx, June DS312: Spartan-3E FPGA Family Data Sheet, Xilinx, August Spartan-3E Starter Bard Schematic, Digilent, Feb Xilinx ISE Design Suite 11 Sftware Manual, Xilinx, Website: Wikipedia 7400 Series, Web kuliah: Web berisi deskripsi dan rencana kuliah TKC305 Sistem Digital Lanjut, file presentasi, tugas dan slusi, serta sebagai wadah interaksi dsen-mahasiswa.

3 Peta Instruksinal

4 N. Kmpetensi Dasar Hardskill Pkk Bahasan Sub Pkk Bahasan Kmpetensi Sftskill Estimasi Waktu (menit) 1 a) [C2] Mahasiswa akan mampu menjelaskan knsep dan prinsip gerbang-gerbang lgika CMOS dan rangkaian lgikanya secara tepat b) [C3] Mahasiswa akan mampu menjelaskan dan memilih teknlgi implementasi sistem digital secara tepat, mulai dari teknlgi IC Seri 7400, PLD (prgrammable lgic device) dan ASIC (applicatin specific IC) c) [C6] Mahasiswa akan mampu untuk merancang rangkaian lgika CMOS yang ptimal jika diberikan fungsi masukankeluaran sistem 2 a) [C3] Mahasiswa akan dapat menerapkan metdlgi untuk mengembangkan sistem digital menggunakan IC seri 74xx b) [C3] Mahasiswa akan mampu menjelaskan dan mengaplikasikan asumsi dan disiplin dalam perancangan sistem digital saat implementasi secara fisik c) [C5] Mahasiswa akan mampu memilih IC TTL/CMOS seri 7400 untuk mengimplementasikan desain rangkaian digital secara tepat jika diberikan suatu kebutuhan desain 3 a) [C3] Mahasiswa akan dapat menerapkan metdlgi untuk mengembangkan sistem digital menggunakan device FPGA jika diberikan suatu kebutuhan rancangan sistem digital b) [C3] Mahasiswa akan dapat menggunakan prgram Xilinx ISE Webpack untuk merancang sistem digital dengan benar c) [C2] Mahasiswa akan dapat membedakan HDL dengan bahasa pemrrgraman lainnya Teknlgi implementasi sistem digital IC Standar Seri-74xx Prgrammable Lgic Device (PLD) dan Hardware Descriptin Language (HDL) Saklar transistr NMOS, PMOS dan CMOS Gerbang lgika CMOS: NOT, AND, OR, NAND, NOR IC seri 74xx, PLA, PAL, CPLD, FPGA, ASIC, standard-cell dan gate Metdlgi desain sistem digital menggunakan IC seri 74xx Rangkaian 74xx Tinjauan praktikal: asumsi dan disiplin dalam rangkaian digital Metdlgi desain sistem digital menggunakan PLD (Xilinx FPGA) dan Xilinx ISE Webpack IDE Xilinx ISE Webpack Pengantar HDL: Verilg dan VHDL Berfikir kritis Inisiatif Berani mengemukakan pendapat Apresiatif terhadap pendapat rang lain Berfikir kritis Inisiatif Apresiatif terhadap pendapat rang lain Berfikir kritis Inisiatif Apresiatif terhadap pendapat rang lain Terampil menggunakan sftware Daftar Pustaka 2 x 50 [1] Bab x 50 [1] Bab 3.5 [8] [2] Bab x 50 [2] Bab 10 [3] [4][5][6][7] 4 a) [C3] Mahasiswa akan dapat menggunakan Dasar-dasar Sintaks dan semantik Berfikir kritis 2 x 50 [2] Bab 2.1

5 N. Kmpetensi Dasar Hardskill Pkk Bahasan Sub Pkk Bahasan Kmpetensi Sftskill Estimasi Waktu (menit) sintaks-sintaks HDL Verilg dengan benar untuk membuat prgram HDL untuk suatu prblem desain sistem digital sederhana b) [C3] Mahasiswa akan dapat menuliskan mdul testbench untuk menguji mdul yang didesain secara fungsinal c) [C6] Mahasiswa akan mampu mengevaluasi desainnya dari diagram pewaktuan yang didapatkannya serta perilaku keluaran sistem dari masukan yang diberikan 5.6 a) [C3] Mahasiswa akan mampu memprgram HDL Verilg untuk elemen-elemen rangkaian kmbinasinal dengan tepat (dapat tersintesis) b) [C4] Mahasiswa akan mampu mensimulasikan dan menganalisis desain HDL rangkaian tersebut c) [C5] Mahasiswa akan mampu mensintesis desain rangkaian kmbinasinal dengan fungsi serupa IC seri 74xx untuk FPGA Xilinx d) [C6] Mahasiswa akan mampu mengevaluasi desain rangkaian tersebut Pemrgraman Verilg HDL untuk elemen rangkaian kmbinasinal Gate-level mdelling Primitive Operatr Mdel behavir Fungsi dan task Simulasi dan testbench Multiplekser 4-ke-1, 16-ke-1 Enkder biner 4-ke-2, enkder priritas Dekder/demultiplekser 3-ke-8 Dekder BCD/hex ke 7-segmen 7 Evaluasi: Ujian Tengah Semester 8,9 a) [C2] Mahasiswa akan mampu menjelaskan perbedaan antara latch dan flip-flp dengan tepat b) [C2] Mahasiswa akan mampu menjelaskan fungsi karakteristik latch (SR, D) dan flipflp (D, T, dan JK) dengan tepat c) [C2] Mahasiswa akan mampu menjelaskan struktur dan fungsi register dan shift register 10 a) [C3] Mahasiswa akan dapat memprgram mdul Verilg untuk flip-flp, latch, register dan register geser Elemen rangkaian sekuensial: latch, flipflp, dan register HDL untuk elemen strage dan register Latch: set-reset (SR latch) dan data (D latch) Flip-flp/FF: data (DFF), tggle (T-FF) dan JK flip-flp Register dan shift register Mdul flip-flp Mdul latch Mdul register Inisiatif Apresiatif terhadap pendapat rang lain Terampil menggunakan sftware Berfikir kritis Inisiatif Apresiatif terhadap pendapat rang lain Kreatif Terampil menggunakan sftware Berfikir kritis Inisiatif Apresiatif terhadap pendapat rang lain Berfikir kritis Inisiatif Apresiatif terhadap [3] Daftar Pustaka 4 x 50 [1] Bab 6 [2] Bab 2 4 x 50 [1] Bab [2] Bab x 50 [1] Bab

6 N. Kmpetensi Dasar Hardskill Pkk Bahasan Sub Pkk Bahasan Kmpetensi Sftskill Estimasi Waktu (menit) 11, 12 b) [C4] Mahasiswa akan dapat mensimulasikan mdul-mdul tersebut c) [C5] Mahasiswa akan dapat membuat mdul-mdul HDL tersintesis untuk cunter dengan fungsi serupa dengan IC seri 74xx a) [C3] Mahasiswa akan dapat menerapkan mdel-mdel FSM untuk mendesain rangkaian sekuensial sinkrn berupa mdul serial adder dan cunter b) [C4] Mahasiswa akan dapat mensimulasikan mdul-mdul tersebut c) [C5] Mahasiswa akan dapat membuat mdul-mdul HDL tersintesis untuk register dan cunter dengan fungsi serupa dengan IC seri 74xx 13 a) [C2] Mahasiswa akan mampu menjelaskan perilaku rangkaian sekuensial asinkrn b) [C4] Mahasiswa akan mampu mendesain rangkaian sekuensial asinkrn c) [C5] Mahasiswa akan mampu menganalisis suatu rangkaian sekuensial asinkrn Desain Rangkaian Sekuensial Sinkrn Desain Rangkaian Sekuensial Asinkrn Mdul register geser FSM (Finite State Machine) Mdel Mre dan Mealy Desain FSM dengan HDL Analisis Cunter: up dan dwn, asinkrn dan sinkrn, cunter dengan paralel lad Rangkaian sekuensial asinkrn Analisis Sintesis State reductin State assignment 14 Evaluasi: Ujian Akhir Semester pendapat rang lain Kreatif Terampil Berfikir kritis Inisiatif Apresiatif terhadap pendapat rang lain Kreatif Terampil Berfikir kritis Inisiatif Apresiatif terhadap pendapat rang lain Daftar Pustaka 4 x 50 [1] Bab , 8 [2] Bab 4.2 [3] 2 x 50 [1] Bab 9

7 SATUAN ACARA PENGAJARAN Pembelajaran : Teknlgi implementasi sistem digital Teknlgi CMOS, IC Seri 7400 dan PLD, Gerbang lgika CMOS Kde Mata Kuliah/ sks : TKC305 / 2 SKS Waktu Pertemuan : 2 x 50 menit Pertemuan ke : 1 Tujuan 1. Standar kmpetensi : Mahasiswa akan mampu memahami secara kmprehensif tentang teknlgi implementasi sistem digital menggunakan IC TTL/CMOS 7400 dan PLD (prgrammable lgic devices) berupa FPGA dan/atau CPLD. 2. Kmpetensi dasar : 3. Sft skill : 1. [C2] Mahasiswa akan mampu menjelaskan knsep dan prinsip gerbang-gerbang lgika CMOS dan rangkaian lgikanya secara tepat; 2. [C3] Mahasiswa akan mampu menjelaskan dan memilih teknlgi implementasi sistem digital secara tepat, mulai dari teknlgi IC Seri 7400, PLD (prgrammable lgic device) dan ASIC (applicatin specific IC) 3. [C6] Mahasiswa akan mampu untuk merancang rangkaian lgika CMOS yang ptimal jika diberikan fungsi masukan-keluaran sistem Berfikir kritis, inisiatif, berani mengemukakan pendapat, apresiatif terhadap pendapat rang lain Pkk Bahasan: Teknlgi implementasi sistem digital Sub Pkk Bahasan : Saklar transistr NMOS, PMOS dan CMOS Gerbang lgika CMOS: NOT, AND, OR, NAND, NOR Tinjauan praktikal: asumsi dan disiplin dalam rangkaian digital IC seri 74xx, PLA, PAL, CPLD, FPGA, ASIC, standard-cell dan gate Kegiatan Belajar Mengajar : (terlampir) Tatap muka di kelas, presentasi materi (lecture ntes) menggunakan laptp dan infcus. Tanya jawab (diskusi) dilakukan saat penyampaian materi. Evaluasi dan Kegiatan Terstruktur Tugas #1 Teknlgi implementasi sistem digital Mahasiswa membuat tulisan tentang IC TTL/CMOS untuk lgika NOT, AND, OR, NAND, NOR, XOR. Tulisan berisi nmr IC, deskripsi fungsi lgika, pinut IC dan tabel fungsi lgikanya Mahasiswa membuat tulisan ringkas tentang CPLD, FPGA dan perbedaan keduanya

8 Referensi (Bab ) Stephen Brwn and Zvnk Vranesic, Fundamentals f Digital Lgic with Verilg/VHDL, 2nd Editin, McGraw-Hill, 2005 Lampiran: Kegiatan Belajar Mengajar Tahap Kegiatan Kegiatan Pengajar Kegiatan Mahasiswa Alkasi waktu Pendahuluan Memberikan pengantar materi dan mengarahkan mahasiswa agar mempersiapkan diri menerima materi yang akan disampaikan Penyajian Menyajikan presentasi materi Menyampaikan pertanyaan untuk membuka diskusi keterlibatan siswa di kelas dan keaktifan siswa Memberikan respn terhadap pertanyaan-pertanyaan yang diajukan mengemukakan ketidakpahaman terhadap 90' Media dan Alat Pengajaran laptp, infcus laptp, infcus, papan tulis Penutup Membuat kesimpulan Mengingatkan mahasiswa untuk memperluas wawasan terhadap materi yang disajikan dengan banyak membaca Mengingatkan mahasiswa untuk mempersiapkan untuk materi berikutnya dan menerima masukan-masukan dari dsen untuk memperleh referensi laptp, infcus

9 SATUAN ACARA PENGAJARAN Pembelajaran : IC Standar Seri-74xx Metdlgi desain sistem digital menggunakan IC seri 74xx, rangkaian digital dengan 74xx, tinjauan praktikal: asumdi dan disiplin dalam rangkaian digital Kde Mata Kuliah/ sks : TKC305 / 2 SKS Waktu Pertemuan : 2 x 50 menit Pertemuan ke : 2 Tujuan 1. Standar kmpetensi : Setelah lulus mata kuliah ini, dengan pemahaman knsep sistem digital yang diperleh mahasiswa akan mampu merancang dan menganalisis rangkaian digital menggunakan chip standar TTL/CMOS (seri 74xx) 2. Kmpetensi dasar : 1. [C3] Mahasiswa akan dapat menerapkan metdlgi untuk mengembangkan sistem digital menggunakan IC seri 74xx; 2. [C3] Mahasiswa akan mampu menjelaskan dan mengaplikasikan asumsi dan disiplin dalam perancangan sistem digital saat implementasi secara fisik; 3. [C5] Mahasiswa akan mampu memilih IC TTL/CMOS seri 7400 untuk mengimplementasikan desain rangkaian digital secara tepat jika diberikan suatu kebutuhan desain 3. Sft skill : Berfikir kritis, inisiatif, berani mengemukakan pendapat, apresiatif terhadap pendapat rang lain Pkk Bahasan: IC Standar Seri-74xx Sub Pkk Bahasan : Metdlgi desain sistem digital menggunakan IC seri 74xx Rangkaian IC 74xx Tinjauan praktikal: asumsi dan disiplin dalam rangkaian digital Kegiatan Belajar Mengajar : (terlampir) Tatap muka di kelas, presentasi materi (lecture ntes) menggunakan laptp dan infcus. Latihan mengerjakan sal di papan tulis. Tanya jawab (diskusi) dilakukan saat penyampaian materi. Evaluasi dan Kegiatan Terstruktur Tugas #2 Rangkaian IC TTL/CMOS 74xx Mahasiswa mendesain rangkaian 74xx untuk suatu fungsi lgika Mahasiswa mengevaluasi bahwa displin rangkaian telah terpenuhi dari asumsi yang dibuatnya

10 Referensi (Bab 3.5) Stephen Brwn and Zvnk Vranesic, Fundamentals f Digital Lgic with Verilg/VHDL, 2nd Editin, McGraw-Hill, 2005 (Bab ) Peter J. Ashenden, Digital Design: An Embedded Systems Apprach Using Verilg/VHDL, Mrgan Kaufmann, 2008 Website: Wikipedia 7400 Series, Lampiran: Kegiatan Belajar Mengajar Tahap Kegiatan Kegiatan Pengajar Kegiatan Mahasiswa Alkasi waktu Pendahuluan Memberikan pengantar materi dan mengarahkan mahasiswa agar mempersiapkan diri menerima materi yang akan disampaikan Penyajian Menyajikan presentasi materi Menyelesaikan cnth sal di papan tulis bersama mahasiswa Menyampaikan pertanyaan untuk membuka diskusi keterlibatan siswa di kelas dan keaktifan siswa Pra-kuliah: mendwnlad dan mempelajari materi lecture nte dari dsen Ikut menyelesaikan cnth sal di papan tulis dipandu leh dsen Memberikan respn terhadap pertanyaan-pertanyaan yang diajukan mengemukakan ketidakpahaman terhadap 90' Media dan Alat Pengajaran laptp, infcus laptp, infcus, papan tulis Penutup Membuat kesimpulan Mengingatkan mahasiswa untuk memperluas wawasan terhadap materi yang disajikan dengan banyak membaca Mengingatkan mahasiswa untuk mempersiapkan untuk materi berikutnya dan menerima masukan-masukan dari dsen untuk memperleh referensi laptp, infcus

11 SATUAN ACARA PENGAJARAN Pembelajaran : Prgrammable Lgic Device (PLD) dan Hardware Descriptin Language (HDL) Metdlgi desain sistem digital menggunakan PLD (Xilinx FPGA), IDE Xilinx ISE Webpack, pengantar HDL: Verilg dan VHDL Kde Mata Kuliah/ sks : TKC305 / 2 SKS Waktu Pertemuan : 2 x 50 menit Pertemuan ke : 3 Tujuan 1. Standar kmpetensi : Setelah lulus mata kuliah ini, dengan pemahaman knsep sistem digital yang diperleh mahasiswa akan mampu merancang dan menganalisis rangkaian digital menggunakan HDL Verilg di atas FPGA; 2. Kmpetensi dasar : 1. [C3] Mahasiswa akan dapat menerapkan metdlgi untuk mengembangkan sistem digital menggunakan device FPGA jika diberikan suatu kebutuhan rancangan sistem digital; 2. [C3] Mahasiswa akan dapat menggunakan prgram Xilinx ISE Webpack untuk merancang sistem digital dengan benar; 3. [C2] Mahasiswa akan dapat membedakan HDL dengan bahasa pemrrgraman lainnya; 3. Sft skill : Berfikir kritis, inisiatif, berani mengemukakan pendapat, apresiatif terhadap pendapat rang lain, terampil menggunakan sftware Pkk Bahasan: Prgrammable Lgic Device (PLD) dan Hardware Descriptin Language (HDL) Sub Pkk Bahasan : Metdlgi desain sistem digital menggunakan PLD (Xilinx FPGA) dan Xilinx ISE Webpack IDE Xilinx ISE Webpack Pengantar HDL: Verilg dan VHDL Kegiatan Belajar Mengajar : (terlampir) Tatap muka di kelas, presentasi materi (lecture ntes) menggunakan laptp dan infcus. Latihan mengerjakan sal di papan tulis. Tanya jawab (diskusi) dilakukan saat penyampaian materi. Evaluasi dan Kegiatan Terstruktur Tugas #3 Instalasi Xilinx ISE Webpack dan simulatr Mahasiswa mendesain, mensimulasikan dan mensintesis desain ke FPGA

12 Mahasiswa menulis setiap tahapan metdlgi desain PLD tersebut Referensi (Bab 10) Peter J. Ashenden, Digital Design: An Embedded Systems Apprach Using Verilg, Mrgan Kaufmann, 2008 Website: Verilg Tutrial, UG230: Spartan-3E FPGA Starter Kit Bard User Guide, Xilinx, June 2008 DS312: Spartan-3E FPGA Family Data Sheet, Xilinx, August 2009 Spartan-3E Starter Bard Schematic, Digilent, Feb 2006 Xilinx ISE Design Suite 11 Sftware Manual, Xilinx, 2009 Lampiran D. Kegiatan Belajar Mengajar Tahap Kegiatan Kegiatan Pengajar Kegiatan Mahasiswa Alkasi waktu Pendahuluan Memberikan pengantar materi dan mengarahkan mahasiswa agar mempersiapkan diri menerima materi yang akan disampaikan Penyajian Menyajikan presentasi materi Menyelesaikan cnth sal di papan tulis bersama mahasiswa Menyampaikan pertanyaan untuk membuka diskusi keterlibatan siswa di kelas dan keaktifan siswa Pra-kuliah: mendwnlad dan mempelajari materi lecture nte dari dsen Ikut menyelesaikan cnth sal di papan tulis dipandu leh dsen Memberikan respn terhadap pertanyaan-pertanyaan yang diajukan mengemukakan ketidakpahaman terhadap 90' Media dan Alat Pengajaran laptp, infcus laptp, infcus, papan tulis Penutup Membuat kesimpulan Mengingatkan mahasiswa untuk memperluas wawasan terhadap materi yang disajikan dengan banyak membaca Mengingatkan mahasiswa untuk mempersiapkan untuk materi berikutnya dan menerima masukan-masukan dari dsen untuk memperleh referensi laptp, infcus

13 SATUAN ACARA PENGAJARAN Pembelajaran : Dasar-dasar Pemrgraman Verilg Sintaks dan semantik, gate-level mdelling, primitive peratr, mdel behavir, fungsi dan task, serta simulasi dan testbench Kde Mata Kuliah/ sks : TKC305 / 2 SKS Waktu Pertemuan : 2 x 50 menit Pertemuan ke : 4 Tujuan 1. Standar kmpetensi : Setelah lulus mata kuliah ini, dengan pemahaman knsep sistem digital yang diperleh mahasiswa akan mampu merancang dan menganalisis rangkaian digital menggunakan HDL Verilg di atas FPGA; 2. Kmpetensi dasar : 1. [C3] Mahasiswa akan dapat menggunakan sintaks-sintaks HDL Verilg dengan benar untuk membuat prgram HDL untuk suatu prblem desain sistem digital sederhana 2. [C3] Mahasiswa akan dapat menuliskan mdul testbench untuk menguji mdul yang didesain secara fungsinal 3. [C6] Mahasiswa akan mampu mengevaluasi desainnya dari diagram pewaktuan yang didapatkannya serta perilaku keluaran sistem dari masukan yang diberikan 3. Sft skill : Berfikir kritis, inisiatif, berani mengemukakan pendapat, apresiatif terhadap pendapat rang lain, terampil menggunakan sftware Pkk Bahasan: Dasar-dasar Pemrgraman Verilg Sub Pkk Bahasan : Sintaks dan semantik Gate-level mdelling Primitive Operatr Mdel behavir Fungsi dan task Simulasi dan testbench Kegiatan Belajar Mengajar : (terlampir) Tatap muka di kelas, presentasi materi (lecture ntes) menggunakan laptp dan infcus. Latihan mengerjakan sal di papan tulis. Tanya jawab (diskusi) dilakukan saat penyampaian materi. Evaluasi dan Kegiatan Terstruktur Tugas #4 Pemrgraman verilg

14 Mahasiswa mendesain, mensimulasikan dan mensintesis suatu desain ke FPGA menggunakan sintaks-sintaks verilg Referensi (Bab 2.1) Peter J. Ashenden, Digital Design: An Embedded Systems Apprach Using Verilg/VHDL, Mrgan Kaufmann, 2008 Website: Verilg Tutrial, Lampiran D. Kegiatan Belajar Mengajar Tahap Kegiatan Kegiatan Pengajar Kegiatan Mahasiswa Alkasi waktu Pendahuluan Memberikan pengantar materi dan mengarahkan mahasiswa agar mempersiapkan diri menerima materi yang akan disampaikan Penyajian Menyajikan presentasi materi Menyelesaikan cnth sal di papan tulis bersama mahasiswa Menyampaikan pertanyaan untuk membuka diskusi keterlibatan siswa di kelas dan keaktifan siswa Pra-kuliah: mendwnlad dan mempelajari materi lecture nte dari dsen Ikut menyelesaikan cnth sal di papan tulis dipandu leh dsen Memberikan respn terhadap pertanyaan-pertanyaan yang diajukan mengemukakan ketidakpahaman terhadap 90' Media dan Alat Pengajaran laptp, infcus laptp, infcus, papan tulis Penutup Membuat kesimpulan Mengingatkan mahasiswa untuk memperluas wawasan terhadap materi yang disajikan dengan banyak membaca Mengingatkan mahasiswa untuk mempersiapkan untuk materi berikutnya dan menerima masukan-masukan dari dsen untuk memperleh referensi laptp, infcus

15 SATUAN ACARA PENGAJARAN Pembelajaran : HDL untuk elemen rangkaian kmbinasinal Pemrgraman Verilg untuk multiplekser 4-ke-1, 16-ke-1, enkder biner 4-ke-2, enkder priritas, dekder/demultiplekser 3-ke-8, dekder BCD/hex ke 7- segmen Kde Mata Kuliah/ sks : TKC305 / 2 SKS Waktu Pertemuan : 4 x 50 menit Pertemuan ke : 5,6 Tujuan 1. Standar kmpetensi : Setelah lulus mata kuliah ini, dengan pemahaman knsep sistem digital yang diperleh mahasiswa akan mampu merancang dan menganalisis rangkaian digital menggunakan chip standar TTL/CMOS (seri 74xx) dan HDL Verilg di atas FPGA; 2. Kmpetensi dasar : 1. [C3] Mahasiswa akan mampu memprgram HDL Verilg untuk elemen-elemen rangkaian kmbinasinal dengan tepat (dapat tersintesis) 2. [C4] Mahasiswa akan mampu mensimulasikan dan menganalisis desain HDL rangkaian tersebut 3. [C5] Mahasiswa akan mampu mensintesis desain rangkaian kmbinasinal dengan fungsi serupa IC seri 74xx untuk FPGA Xilinx 4. [C6] Mahasiswa akan mampu mengevaluasi desain rangkaian tersebut 3. Sft skill : Berfikir kritis, inisiatif, berani mengemukakan pendapat, apresiatif terhadap pendapat rang lain Pkk Bahasan: HDL untuk elemen rangkaian kmbinasinal Sub Pkk Bahasan : Multiplekser 4-ke-1, 16-ke-1 Enkder biner 4-ke-2, enkder priritas Dekder/demultiplekser 3-ke-8 Dekder BCD/hex ke 7-segmen Kegiatan Belajar Mengajar : (terlampir) Tatap muka di kelas, presentasi materi (lecture ntes) menggunakan laptp dan infcus. Latihan mengerjakan sal di papan tulis. Tanya jawab (diskusi) dilakukan saat penyampaian materi. Evaluasi dan Kegiatan Terstruktur Tugas #5 Pemrgraman verilg Mahasiswa mendesain, mensimulasikan dan mensintesis desain elemen-elemen rangkaian kmbinasinal ke FPGA menggunakan sintaks-sintaks verilg

16 Referensi (Bab 6) Stephen Brwn and Zvnk Vranesic, Fundamentals f Digital Lgic with Verilg/VHDL, 2nd Editin, McGraw-Hill, 2005 (Bab 2) Peter J. Ashenden, Digital Design: An Embedded Systems Apprach Using Verilg/VHDL, Mrgan Kaufmann, 2008 Lampiran D. Kegiatan Belajar Mengajar Tahap Kegiatan Kegiatan Pengajar Kegiatan Mahasiswa Alkasi waktu Pendahuluan Memberikan pengantar materi dan mengarahkan mahasiswa agar mempersiapkan diri menerima materi yang akan disampaikan Penyajian Menyajikan presentasi materi Menyelesaikan cnth sal di papan tulis bersama mahasiswa Menyampaikan pertanyaan untuk membuka diskusi keterlibatan siswa di kelas dan keaktifan siswa Pra-kuliah: mendwnlad dan mempelajari materi lecture nte dari dsen Ikut menyelesaikan cnth sal di papan tulis dipandu leh dsen Memberikan respn terhadap pertanyaan-pertanyaan yang diajukan mengemukakan ketidakpahaman terhadap 90' Media dan Alat Pengajaran laptp, infcus laptp, infcus, papan tulis Penutup Membuat kesimpulan Mengingatkan mahasiswa untuk memperluas wawasan terhadap materi yang disajikan dengan banyak membaca Mengingatkan mahasiswa untuk mempersiapkan untuk materi berikutnya dan menerima masukan-masukan dari dsen untuk memperleh referensi laptp, infcus

17 SATUAN ACARA PENGAJARAN Pembelajaran : Elemen rangkaian sekuensial: latch, flip-flp dan register Elemen rangkaian sekuensial berupa latch: set-reset (SR latch) dan data (D latch), serta flip-flp/ff: data (DFF), tggle (T- FF) dan JK flip-flp, register, register geser Kde Mata Kuliah/ sks : TKC305 / 2 SKS Waktu Pertemuan : 4 x 50 menit Pertemuan ke : 7,8 Tujuan 1. Standar kmpetensi : Setelah lulus mata kuliah ini, dengan pemahaman knsep sistem digital yang diperleh mahasiswa akan mampu merancang dan menganalisis rangkaian digital menggunakan chip standar TTL/CMOS (seri 74xx) dan FPGA; 2. Kmpetensi dasar : 1. [C2] Mahasiswa akan mampu menjelaskan perbedaan antara latch dan flip-flp dengan tepat 2. [C2] Mahasiswa akan mampu menjelaskan fungsi karakteristik latch (SR, D) dan flip-flp (D, T, dan JK) dengan tepat 3. [C2] Mahasiswa akan mampu menjelaskan struktur dan fungsi register dan shift register 3. Sft skill : Berfikir kritis, inisiatif, berani mengemukakan pendapat, apresiatif terhadap pendapat rang lain Pkk Bahasan: Latch, flip-flp dan register Sub Pkk Bahasan : Latch: set-reset (SR latch) dan data (D latch) Flip-flp/FF: data (DFF), tggle (T-FF) dan JK flip-flp Register dan shift register Kegiatan Belajar Mengajar : (terlampir) Tatap muka di kelas, presentasi materi (lecture ntes) menggunakan laptp dan infcus. Latihan mengerjakan sal di papan tulis. Tanya jawab (diskusi) dilakukan saat penyampaian materi. Evaluasi dan Kegiatan Terstruktur Tugas #6: Elemen rangkaian sekuensial Mahasiswa mencari dan meringkas prinsip kerja IC TTL 74xx berupa latch SR latch, D latch, data flip-flp, tggle flip-flp, JK flip-flp dan shift register Referensi (Bab ) Stephen Brwn and Zvnk Vranesic, Fundamentals f Digital Lgic with Verilg/VHDL, 2nd Editin, McGraw-Hill, 2005

18 (Bab 2) Peter J. Ashenden, Digital Design: An Embedded Systems Apprach Using Verilg/VHDL, Mrgan Kaufmann, 2008 Lampiran D. Kegiatan Belajar Mengajar Tahap Kegiatan Kegiatan Pengajar Kegiatan Mahasiswa Alkasi waktu Pendahuluan Memberikan pengantar materi dan mengarahkan mahasiswa agar mempersiapkan diri menerima materi yang akan disampaikan Penyajian Menyajikan presentasi materi Menyelesaikan cnth sal di papan tulis bersama mahasiswa Menyampaikan pertanyaan untuk membuka diskusi keterlibatan siswa di kelas dan keaktifan siswa Pra-kuliah: mendwnlad dan mempelajari materi lecture nte dari dsen Ikut menyelesaikan cnth sal di papan tulis dipandu leh dsen Memberikan respn terhadap pertanyaan-pertanyaan yang diajukan mengemukakan ketidakpahaman terhadap 90' Media dan Alat Pengajaran laptp, infcus laptp, infcus, papan tulis Penutup Membuat kesimpulan Mengingatkan mahasiswa untuk memperluas wawasan terhadap materi yang disajikan dengan banyak membaca Mengingatkan mahasiswa untuk mempersiapkan untuk materi berikutnya dan menerima masukan-masukan dari dsen untuk memperleh referensi laptp, infcus

19 SATUAN ACARA PENGAJARAN Pembelajaran : HDL untuk elemen strage dan register Mdul HDL: flip-flp, latch, register, dan shift register Kde Mata Kuliah/ sks : TKC305 / 2 SKS Waktu Pertemuan : 2 x 50 menit Pertemuan ke : 9 Tujuan 1. Standar kmpetensi : Setelah lulus mata kuliah ini, dengan pemahaman knsep sistem digital yang diperleh mahasiswa akan mampu merancang dan menganalisis rangkaian digital menggunakan chip standar TTL/CMOS (seri 74xx) dan FPGA; 2. Kmpetensi dasar : a) [C3] Mahasiswa akan dapat memprgram mdul Verilg untuk flip-flp, latch, register dan register geser b) [C4] Mahasiswa akan dapat mensimulasikan mdul-mdul tersebut c) [C5] Mahasiswa akan dapat membuat mdul-mdul HDL tersintesis untuk register dan cunter dengan fungsi serupa dengan IC seri 74xx 3. Sft skill : Berfikir kritis, inisiatif, berani mengemukakan pendapat, apresiatif terhadap pendapat rang lain, kreatif Pkk Bahasan: Register dan Cunter Sub Pkk Bahasan : Mdul flip-flp: DFF, TFF dan JK-FF Mdul latch: SR latch, D Latch Mdul register Mdul register geser Kegiatan Belajar Mengajar : (terlampir) Evaluasi Tatap muka di kelas, presentasi materi (lecture ntes) menggunakan laptp dan infcus. Latihan mengerjakan sal di papan tulis. Tanya jawab (diskusi) dilakukan saat penyampaian materi. Tugas #7 Mdul HDL untuk elemen sekuensial Mahasiswa mendesain, mensimulasikan dan mensintesis desain mdul-mdul DFF, TFF, JKFF, SR latch, D latch, register dan register ke FPGA menggunakan sintakssintaks verilg Referensi (Bab ) Stephen Brwn and Zvnk Vranesic, Fundamentals f Digital Lgic with Verilg/VHDL, 2nd Editin, McGraw-Hill, 2005 (Bab 4.2) Peter J. Ashenden, Digital Design: An Embedded Systems Apprach Using

20 Verilg/VHDL, Mrgan Kaufmann, 2008 Lampiran D. Kegiatan Belajar Mengajar Tahap Kegiatan Kegiatan Pengajar Kegiatan Mahasiswa Alkasi waktu Pendahuluan Memberikan pengantar materi dan mengarahkan mahasiswa agar mempersiapkan diri menerima materi yang akan disampaikan Penyajian Menyajikan presentasi materi Menyelesaikan cnth sal di papan tulis bersama mahasiswa Menyampaikan pertanyaan untuk membuka diskusi keterlibatan siswa di kelas dan keaktifan siswa Pra-kuliah: mendwnlad dan mempelajari materi lecture nte dari dsen Ikut menyelesaikan cnth sal di papan tulis dipandu leh dsen Memberikan respn terhadap pertanyaan-pertanyaan yang diajukan mengemukakan ketidakpahaman terhadap 90' Media dan Alat Pengajaran laptp, infcus laptp, infcus, papan tulis Penutup Membuat kesimpulan Mengingatkan mahasiswa untuk memperluas wawasan terhadap materi yang disajikan dengan banyak membaca Mengingatkan mahasiswa untuk mempersiapkan untuk materi berikutnya dan menerima masukan-masukan dari dsen untuk memperleh referensi laptp, infcus

21 SATUAN ACARA PENGAJARAN Pembelajaran : Desain Rangkaian Sekuensial Sinkrn FSM (Finite State Machine), mdel Mre dan Mealy, desain FSM dengan HDL, dan analisis rangkaiannya, desain cunter: up dan dwn, asinkrn dan sinkrn, cunter dengan paralel lad Kde Mata Kuliah/ sks : TKC305 / 2 SKS Waktu Pertemuan : 4 x 50 menit Pertemuan ke : 10,11 Tujuan 1. Standar kmpetensi : Setelah lulus mata kuliah ini, mahasiswa akan mampu merancang dan menganalisis rangkaian sekuensial sinkrn menggunakan FPGA Xilinx 2. Kmpetensi dasar : 1. [C3] Mahasiswa akan dapat menerapkan mdel-mdel FSM untuk mendesain rangkaian sekuensial sinkrn berupa mdul serial adder dan cunter 2. [C4] Mahasiswa akan dapat mensimulasikan mdul-mdul tersebut 3. [C5] Mahasiswa akan dapat membuat mdul-mdul HDL tersintesis untuk cunter dengan fungsi serupa dengan IC seri 74xx 3. Sft skill : Berfikir kritis, inisiatif, berani mengemukakan pendapat, apresiatif terhadap pendapat rang lain, kreatif, terampil Pkk Bahasan: Desain Rangkaian Sekuensial Sinkrn Sub Pkk Bahasan: FSM (Finite State Machine) Mdel Mre dan Mealy Desain FSM dengan HDL Analisis Cunter: up dan dwn, asinkrn dan sinkrn, cunter dengan paralel lad Kegiatan Belajar Mengajar: (terlampir) Evaluasi Tatap muka di kelas, presentasi materi (lecture ntes) menggunakan laptp dan infcus. Latihan mengerjakan sal di papan tulis. Tanya jawab (diskusi) dilakukan saat penyampaian materi. Tugas #8: Desain rangkaian sekuensial sinkrn Mahasiswa mendesain, mensimulasikan dan mensintesis pencacah up-dwn, sinkrn, asinkrn dan dengan paralel lad ke FPGA menggunakan verilg Referensi (Bab 8) Stephen Brwn and Zvnk Vranesic, Fundamentals f Digital Lgic with

22 Verilg/VHDL, 2nd Editin, McGraw-Hill, 2005 Website: Verilg Tutrial, Lampiran D. Kegiatan Belajar Mengajar Tahap Kegiatan Kegiatan Pengajar Kegiatan Mahasiswa Alkasi waktu Pendahuluan Memberikan pengantar materi dan mengarahkan mahasiswa agar mempersiapkan diri menerima materi yang akan disampaikan Penyajian Menyajikan presentasi materi Menyelesaikan cnth sal di papan tulis bersama mahasiswa Menyampaikan pertanyaan untuk membuka diskusi keterlibatan siswa di kelas dan keaktifan siswa Pra-kuliah: mendwnlad dan mempelajari materi lecture nte dari dsen Ikut menyelesaikan cnth sal di papan tulis dipandu leh dsen Memberikan respn terhadap pertanyaan-pertanyaan yang diajukan mengemukakan ketidakpahaman terhadap 90' Media dan Alat Pengajaran laptp, infcus laptp, infcus, papan tulis Penutup Membuat kesimpulan Mengingatkan mahasiswa untuk memperluas wawasan terhadap materi yang disajikan dengan banyak membaca Mengingatkan mahasiswa untuk mempersiapkan untuk materi berikutnya dan menerima masukan-masukan dari dsen untuk memperleh referensi laptp, infcus

23 SATUAN ACARA PENGAJARAN Pembelajaran : Desain Rangkaian Sekuensial Asinkrn Analisis dan sintesis rangkaian sekuensial asinkrn, state reductin, state assignment Kde Mata Kuliah/ sks : TKC305 / 2 SKS Waktu Pertemuan : 2 x 50 menit Pertemuan ke : 12 Tujuan 1. Standar kmpetensi : Setelah lulus mata kuliah ini, mahasiswa akan mampu merancang dan menganalisis rangkaian sekuensial sinkrn menggunakan menggunakan HDL Verilg di atas FPGA; 2. Kmpetensi dasar : 1. [C2] Mahasiswa akan mampu menjelaskan perilaku rangkaian sekuensial asinkrn 2. [C4] Mahasiswa akan mampu mendesain rangkaian sekuensial asinkrn 3. [C5] Mahasiswa akan mampu menganalisis suatu rangkaian sekuensial asinkrn 3. Sft skill : Berfikir kritis, inisiatif, berani mengemukakan pendapat, apresiatif terhadap pendapat rang lain Pkk Bahasan: Desain Rangkaian Sekuensial Asinkrn Sub Pkk Bahasan : Rangkaian sekuensial asinkrn Analisis Sintesis State reductin State assignment Kegiatan Belajar Mengajar : (terlampir) Evaluasi Tatap muka di kelas, presentasi materi (lecture ntes) menggunakan laptp dan infcus. Latihan mengerjakan sal di papan tulis. Tanya jawab (diskusi) dilakukan saat penyampaian materi. Tugas #9 Desain rangkaian sekuensial asinkrn Mahasiswa mendesain, mensimulasikan dan mensintesis rangkaian sekuensial asinkrn ke FPGA menggunakan sintaks verilg Referensi (Bab 9) Stephen Brwn and Zvnk Vranesic, Fundamentals f Digital Lgic with Verilg/VHDL, 2nd Editin, McGraw-Hill, 2005

24 Lampiran D. Kegiatan Belajar Mengajar Tahap Kegiatan Kegiatan Pengajar Kegiatan Mahasiswa Alkasi waktu Pendahuluan Memberikan pengantar materi dan mengarahkan mahasiswa agar mempersiapkan diri menerima materi yang akan disampaikan Penyajian Menyajikan presentasi materi Menyelesaikan cnth sal di papan tulis bersama mahasiswa Menyampaikan pertanyaan untuk membuka diskusi keterlibatan siswa di kelas dan keaktifan siswa Pra-kuliah: mendwnlad dan mempelajari materi lecture nte dari dsen Ikut menyelesaikan cnth sal di papan tulis dipandu leh dsen Memberikan respn terhadap pertanyaan-pertanyaan yang diajukan mengemukakan ketidakpahaman terhadap 90' Media dan Alat Pengajaran laptp, infcus laptp, infcus, papan tulis Penutup Membuat kesimpulan Mengingatkan mahasiswa untuk memperluas wawasan terhadap materi yang disajikan dengan banyak membaca Mengingatkan mahasiswa untuk mempersiapkan untuk materi berikutnya dan menerima masukan-masukan dari dsen untuk memperleh referensi laptp, infcus