QUARTUS DAN CARA PENGGUNAANNYA A. Pengertian Software Quartus Quartus merupakan sebuah software yang digunakan untuk membuat simulasi rangkaian logika secara digital dengan memanfaatkan bahasa deskripsi yaitu VHDL ataupun Verilog. Sebenarnya tidak hanya Quartus yang dapat digunakan untuk membuat simulasi rangkaian logika digital, namun ada beberapa software lain yang dapat digunakan, contohnya adalah Xilinx, Multisim, Model-Sim dan sebagainya. Quartus sendiri merupakan software yang dibuat oleh sebuah perusahaan yang bernama Altera (dapat diakses www.altera.com untuk infomasi lebih mendalam). Pada praktikum teknik digital ini software Quartus 2 versi 12.1 yang akan digunakan. Melalui Software Quartus ini, nantinya hasil pengkodean dapat diload ke dalam FPGA agar dapat dilihat hasilnya secara fisik atau real. Untuk proses load ke FPGA akan dijelaskan kedepannya. B. Interface Software Quartus Berikut interface software Quartus versi 12.1 yang akan digunakan dalam praktikum. Dalam interface diatas terdapat banyak tools yang dapat digunakan untuk membantu dalam pembuatan simulasi rangkaian logika yang ingin dibuat.
C. Cara Menggunakan Software Quartus a. Buka Software Quartus 2 versi 12.1 b. Membuat Project Baru i. Buat project baru dengan memilih file > New Project Wizard. ii. Klik Next.
iii. Pilih tempat penyimpanan project yang ingin dibuat dan tentukan nama project yang ingin dibuat, lalu klik Next. iv. Klik Next.
v. Pilih Cyclone II pada sub menu device family lalu pada sub menu target device pilih Specific device selected in Available device list, kemudian pilih device dengan nama EP2C20F484C7 setelah itu klik Next. vi. Klik Next.
vii. Klik Finish. c. Membuat lembar kerja baru i. Untuk membuat lembar kerja baru pilih file > New ii. Pilih VHDL File lalu klik OK.
d. Meng-compile hasil pengkodean i. Contoh hasil pengkodean (Half Adder). Berikut contoh scriptnya : LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.all; ENTITY Belajar1 IS PORT (X1,X2 : IN STD_LOGIC; Y1,Y2 : OUT STD_LOGIC); END Belajar1; ARCHITECTURE LogicFunction OF Belajar1 IS BEGIN Y1 <= X1 XOR X2; Y2 <= X1 AND X2; END LogicFunction; Untuk nama entity harus sama dengan nama file yang ingin dibuat. ii. Cari tool pada bagian atas interface software Quartus, lalu klik tool tersebut. iii. Tunggu sampai hasil compile terdeteksi.
iv. Berikut hasil program yang telah berhasil di-compile. e. Melihat hasil sintetis rangkaian logika. i. Hasil rangkaian dapat dilihat dengan dua metode. Yaitu, Technology Map Viewer dan RTL Viewer. ii. Ikuti langkah berikut untuk melihat hasil rangkaian logika dengan Technology Map Viewer. iii. Berikut adalah hasil menggunakan Technology Map Viewer.
iv. Ikuti langkah berikut untuk melihat hasil rangkaian logika dengan RTL Viewer. v. Berikut adalah contoh hasil menggunakan RTL Viewer. f. Melakukan Simulasi Rangkaian. i. Klik tools RTL Simulation. ii. Pada bagian library cari sub library work lalu pilih entity file yang sama dengan program sintesis rangkaian yang dibuat. iii. Pada bagian object pilih semua variable yang ada pada rangkaian untuk dimasukkan ke jendela simulasi.
iv. Buka jendela simulasi. v. Pada variable input masukkan nilai yang diinginkan dan ubah selang waktu yang dibutuhkan sesuai keinginan.
vi. Lakukan running program. g. Load hasil sintesis rangkaian ke FPGA i. Cari sub-menu assignment lalu pilih tools pin planner.
ii. Masukkan konfigurasi pin yang diinginkan. iii. Cari sub-menu tools dan pilih tools programmer. iv. pilih Hardware lalu pilih USB Blaster dan klik start.