dan Flip-flop TKC Sistem Digital Lanjut Eko Didik Widianto Sistem Komputer - Universitas Diponegoro

Transkripsi

1 Elemen : dan Elemen : dan TKC Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Tentang Kuliah Sebelumnya dibahas tentang desain blok rangkaian kombinasional beserta HDLnya. Nilai keluaran rangkaian ini hanya tergantung dari nilai sinyal yang diberikan di masukannya sekuensial, keluarannya tergantung juga dari perilaku sebelumnya. ini menggunakan elemen penyimpan, yaitu latch: set-reset (SR) dan data (D) flip-flop: data (DFF), toggle (TFF) dan JK Pokok Bahasan: logika yang dapat menyimpan informasi untuk menyimpan data 1 bit Register untuk menyimpan data n-bit Register geser untuk menggeser data register (kanan/kiri) Pencacah Implementasi HDL rangkaian penyimpan Desain subsistem komputer

2 Kompetensi Dasar Elemen : dan Kompetensi dasar yang diharapkan Referensi: Mahasiswa akan mampu menjelaskan perbedaan antara latch dan flip-flop dengan tepat Mahasiswa akan mampu menjelaskan fungsi karakteristik latch (SR, D) dan flip-flop (D, T, dan JK) dengan tepat 1. Bab 7: Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, Sumber-sumber lain dari internet Bahasan Elemen : dan SR Gated SR D (Data) Edge-Triggered D T JK

3 Bahasan SR Gated SR D (Data) Elemen : dan Edge-Triggered D T JK Elemen Penyimpan dan Statenya Elemen : dan yang nilai keluarannya tidak hanya tergantung dari masukan saat ini, juga dari perilaku rangkaian sebelumnya mempunyai elemen penyimpan Isi dari elemen penyimpan merepresentasikan keadaan (state) dari rangkaian Perubahan nilai masukan dapat menyebabkan keadaan rangkaian tidak berubah atau berubah ke keadaan baru Keluaran rangkaian berubah sesuai urutan keadaan sebagai hasil dari perubahan masukannya

4 Contoh Sistem Kontrol Alarm (Mis: Alarm Mobil) Diinginkan rangkaian untuk mengontrol alarm Alarm merespon kontrol masukan On/Off akan berbunyi saat On/Off = 1 mati saat On/Off = 0 Alarm berbunyi saat sensor membangkitkan sinyal tegangan positif (Set) jika terjadi event tidak diinginkan Diinginkan alarm tetap aktif (berbunyi) walaupun keluaran sensor tidak aktif (Set=0) Alarm dimatikan manual menggunakan kontrol Reset ini memerlukan elemen memori untuk mengingat bahwa alarm telah aktif hingga datangnya sinyal Reset Elemen : dan Bahasan SR Gated SR D (Data) Elemen : dan Edge-Triggered D T JK

5 Dasar Elemen : dan Elemen memori dasar: loop dengan 2 inverter Terdapat 2 keadaan (state) dengan perulangan tidak terbatas Jika A=0, maka B akan terus bernilai 1 Jika A=1, maka B akan terus bernilai 0 Bagaimana mengubah keadaan? Terkontrol Elemen : dan menyediakan cara untuk mengubah state/keadaan, dengan sinyal Load Menggunakan TG (transmission gate) untuk mengontrol jalur feedback dan jalur data Load=0, TG2=on: menyediakan jalur feedback untuk menyimpan nilai keluaran Load=1, TG1=on: data baru diumpankan ke elemen memori, bisa membangkitkan keadaan baru

6 Bahasan SR Gated SR D (Data) Elemen : dan SR Gated SR D (Data) Edge-Triggered D T JK SR dengan Gerbang NOR Elemen memori terkontrol dapat disusun menggunakan gerbang logika NOR Set (S) dan Reset (R) menyediakan masukan untuk mengubah state/keadaan, Q, dari rangkaian tersebut membentuk latch SR Q tidak berubah saat R=S=0 Q=0 saat R=1 Q=1 saat R=0 dan S=1 Elemen : dan SR Gated SR D (Data)

7 SR Dasar dan Tabel Karakteristik Elemen : dan SR Gated SR D (Data) dihubungkan secara cross-coupled Saat R=S=0, rangkaian tetap berada di state saat ini Baik (Qa = 0 dan Q b = 1) atau (Q a = 1 dan Q b = 0) Saat S=1 dan R=0, latch diset ke keadaan dimana Q a = 1 dan Q b = 0 Saat S=0 dan R=1, latch diset ke keadaan dimana Q a = 0 dan Q b = 1 Saat S=1 dan R=1, Q a = Q b = 0 Kondisi race SR Dasar Diagram Pewaktuan Elemen : dan SR Gated SR D (Data) Jika delay propagasi dari Q a dan Q b sama, osilasi di waktu t 10 akan berlanjut secara tak terbatas Di rangkaian realnya, mungkin terdapat perbedaan dalam delay dan latch berada di salah satu dari 2 keadaan Tidak dapat ditentukan: kondisi race Sehingga, kombinasi S=R=1 merupakan kombinasi yang tidak diijinkan di latch SR

8 Analisis SR Dasar Elemen : dan SR Gated SR D (Data) Inisial, nilai Q a = 0 dan Q b = 1. State tetap sampai t 2 karena S = R = 0 Saat t 2, nilai S=1 menyebabkan Q b = 0 dan kemudian menyebababkan Q a = 1. State tetap sampai t 4 karena S = R = 0 Saat t 4, nilai R=1 menyebabkan Q a = 0 dan kemudian menyebababkan Q b = 1 Saat t 5, nilai S=1 memaksa Q b = 0 dan saat t 6, nilai S=0 nilai Q b kembali ke 1. State tetap sampai t 8 Saat t 8, nilai S=1 menyebabkan Q b = 0 dan Q a = 1 Saat t 9, nilai R=1 memaksa Q a = 0 Saat t 10, nilai R=0 dan S=0 bersamaan, memaksa Q a = Q b = 1 Tapi nilaiq a = Q b = 1 memaksaq a = Q b = 0 (osilasi) kondisi race Implementasi SR alarm menggunakan elemen penyimpan berupa latch SR Masukan Reset dihubungkan dengan R, Set dengan S Keluaran On/Off dihubungkan dengan Qa Kondisi inisial: reset, alarm mati. Elemen : dan SR Gated SR D (Data)

9 Kode HDL SR Dasar Secara Struktural Menggunakan Elemen : dan SR Gated SR D (Data) Latihan: simulasikan kode di atas! Kode HDL SR Dasar Secara Perilaku Menggunakan Tabel Karakteristik Elemen : dan !"9!" 5 9!"!" 5 9!"!" 5 9!"!" ## SR Gated SR D (Data) Latihan: simulasikan kode di atas!

10 Bahasan SR Gated SR D (Data) Elemen : dan SR Gated SR D (Data) Edge-Triggered D T JK Gated SR, Tabel Karakteristik SR dasar mengubah statenya saat masukannya berubah Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR dasar Digunakan untuk mengontrol kapan rangkaian dapat mengubah state-nya Saat disable, apapun nilai R dan S tidak akan mempengaruhi state atau keluaran Disebut sebagai gated SR latch Sinyal Clk sebagai pengontrol Elemen : dan SR Gated SR D (Data)

11 Gated SR Diagram Pewaktuan Elemen : dan SR Gated SR D (Data) set (Q=1) saat S=1, R=0 dan Clk=1 reset (Q=0) saat R=1, S=0 dan Clk=1 Keadaan saat S=R=1 dihindari, menyebabkan keluaran undefined Kode HDL Gated SR $ $ 5 % 4$"" 5 " " " " 5 " " 5 " " 5 "& "& 965 Elemen : dan SR Gated SR D (Data) Latihan: simulasikan kode di atas!

12 Gated SR dengan Gerbang NAND Elemen : dan SR Gated SR D (Data) Masukan S dan R dibalik dibandingkan dengan rangkaian dengan gerbang AND Gerbang NAND memerlukan transistor lebih sedikit daripada gerbang AND Bahasan SR Gated SR D (Data) Elemen : dan SR Gated SR D (Data) Edge-Triggered D T JK

13 Gated D (Data) Gated latch lainnya adalah D latch Mempunyai sebuah masukan data, D Tidak akan terjadi kondisi race seperti latch RS Menyimpan nilai masukan dengan kontrol sinyal clock Digunakan di rangkaian yang perlu menyimpan nilai Misalnya mengingat nilai keluaran dari rangkaian adder/substractor dapat dikatakan sebagai elemen penyimpan 1-bit Diimplementasikan dengan 18 transistor CMOS Elemen : dan SR Gated SR D (Data) Gated D (Data) Simbol, Tabel Karakteristik dan Diagram Pewaktuan Elemen : dan SR Gated SR D (Data) Selama Clk=1 dapat terjadi lebih dari 1 perubahan state. Contoh di t 3

14 Gated D (Data) Kode HDL Elemen : dan SR Gated SR D (Data) Latihan: simulasikan kode di atas! Sensitivitas Elemen Storage Elemen : dan Sensitivitas elemen storage: Level-sensitive dan Edge-triggered Level-sensitive: state dan keluaran elemen dikontrol oleh level masukan clock (0 atau 1) adalah elemen storage dengan level-sensitive Clk=0, maka state dan keluaran tidak berubah Clk=1, maka state dan keluaran berubah Edge-triggered: state dan keluaran elemen hanya berubah di titik transisi nilai clock Positive-edge: transisi sinyal clock dari 0 ke 1 Negative-edge: transisi sinyal clock dari 1 ke 0 Edge-Triggered D T JK

15 Elemen : dan latch (gated) merupakan level-sensitive State dapat berubah lebih dari sekali selama periode aktif dari sinyal clock Elemen penyimpan dengan menggunakan prinsip gated latch Statenya berubah hanya sekali dalam satu periode clock Edge-Triggered D T JK Bahasan SR Gated SR D (Data) Elemen : dan Edge-Triggered D T JK Edge-Triggered D T JK

16 Edge-triggered Positive-edge dan Negative-edge D Elemen : dan Dua tipe rangkaian: positive-edge triggered D flip-flop rangkaian merespon di transisi positif sinyal clock negative-edge triggered D flip-flop rangkaian merespon di transisi negatif sinyal clock Edge-Triggered D T JK Master-slave D Struktur, Simbol dan Diagram Pewaktuan Berisi 2 buah gated D latch (38 transistor CMOS) master mengubah statenya saat clock = 1 slave mengubah statenya saat clock = 0 Elemen : dan Edge-Triggered D T JK

17 Master-slave D : Perilaku Elemen : dan Saat clock=1, master melihat nilai dari sinyal masukan D, slave tidak berubah Q m mengikuti perubahan D, dan Q s konstan Saat clock=0, master berhenti mengikuti perubahan nilai masukan D, sebaliknya slave merespon masukan Q m dan mengubah statenya Karena Q m tidak berubah selama clock=0, slave hanya mengubah statenya sekalis aja selama satu siklus clock Dari sudut pandang keluaran Edge-Triggered D T JK mengubah Q s (keluaran flip-flop) di titik transisi negatif sinyal clock (perubahan dari 1 0) Disebut negative-edge flip-flop Positive-Edge-Triggered berfungsi sama dengan master-slave D flip-flop dapat dibentuk dengan 6 gerbang NAND (24 transistor) Elemen : dan Edge-Triggered D T JK Saat clock = 0, keluaran gerbang 2 dan 3 tinggi P1 = P2 = 1, keluaran latch tidak berubah, berada di state saat ini (present state) P4 = D dan P3 = D Saat clock = 1, nilai P3 dan P4 ditransmisikan lewat gerbang 2 dan 3 P2 = D dan P1 = D, sehingga Q = D dan Q = D

18 Negative-Edge-Triggered Flip-Flop Elemen : dan disusun dengan menggantikan gerbang NAND dengan NOR di rangkaian sebelumnya Edge-Triggered D T JK Kode HDL D Flip-Flop (Positive-Edge-Triggered) Elemen : dan Edge-Triggered D T JK Latihan: simulasikan kode di atas!

19 Efek Delay Propagasi Sebelumnya efek delay propagasi diabaikan Dalam prakteknya, delay ini perlu diperhatikan Di gated D latch (negative-edge) nilai D harus tidak berubah (stabil) saat transisi clock dari 1 ke 0 Waktu minimum dimana sinyal D harus stabil sebelum transisi clock disebut setup time (t su ) Waktu minimum dimana sinyal D harus stabil setelah transis clock disebut hold time (t h ) Nilai tipikal di CMOS: t su = 3ns dan t h = 2ns Elemen : dan Edge-Triggered D T JK Membandingkan Elemen Penyimpan Data, Positive-edge DFF dan Negative-edge DFF Elemen : dan Edge-Triggered D T JK

20 Bahasan SR Gated SR D (Data) Elemen : dan Edge-Triggered D T JK Edge-Triggered D T JK Masukan Preset Diinginkan untuk mengeset keluaran flip-flop (Q = 1) atau meng-clear-kannya (Q = 0) umumnya mempunyai masukan preset dan clear Input ini asinkron (tidak tergantung dari sinyal clock) Keluaran Q berubah seketika saat preset atau clear aktif Contoh aplikasi di rangkaian pencacah n bit Dibuat dengan n buah flip-flip Untuk mereset ke nilai awal digunakan clear dan mengeset ke nilai tertinggi dengan preset Elemen : dan Edge-Triggered D T JK posedge triggered DFF negedge triggered DFF Jika Preset = 0, keluaran Q = 1 Jika Clear = 0, keluaran Q = 0

21 Masukan Preset Master-Slave D (negedge DFF) Elemen : dan Edge-Triggered D T JK Masukan Preset Posedge-triggered D (posedge DFF) Elemen : dan Edge-Triggered D T JK

22 D Flip-Flop dengan Clear Sinkron Elemen : dan Edge-Triggered D T JK beroperasi normal saat masukan Clear = 1 Jika Clear=0, maka di transisi positif clock berikutnya, keluaran flip-flop Q = 0 Kode HDL DFF dengan Preset (Asinkron) %% $ $ 5 " 2 97 " ' % 7565"" 5 " 97 " % 7565"" " 97 " Elemen : dan Edge-Triggered D T JK Latihan: simulasikan kode di atas!

23 DFF dengan Preset Sinkron Elemen : dan %% $ $ 5 % 7565"" 5 " 97 " 5465 % 7565"" 5 " 97 " " 2 97 " ' Edge-Triggered D T JK Latihan: simulasikan kode di atas! Bahasan SR Gated SR D (Data) Elemen : dan Edge-Triggered D T JK Edge-Triggered D T JK

24 T (Toggle), Tabel Karakteristik dan Diagram Pewaktuan Menggunakan sebuah posedge D flip-flop dan rangkaian logika untuk mendrive masukannya Feedback membuat sinyal masukan D sama dengan nilai Q atau Q di bawah kontrol sinyal T Saat T = 1 state rangkaian toggle Saat T = 0 statenya tetap Digunakan sebagai elemen di rangkaian pencacah Elemen : dan Edge-Triggered D T JK T (Toggle) Flip-Flop Kode HDL (Positive-edge Triggered) Elemen : dan %% 3 3 4$ $ 5 Edge-Triggered D T JK % "" " ' 5465 " 97 " ' Latihan: simulasikan kode di atas!

25 Bahasan SR Gated SR D (Data) Elemen : dan Edge-Triggered D T JK Edge-Triggered D T JK JK JK dapat diturunkan dari flip-flop D, dengan menggunakan 2 masukan J dan K, sehingga D = JQ + K Q JK mengkombinasikan perilaku flip-flop SR dan flip-flop T J = S dan K = R untuk semua nilai, kecuali untuk J = K = 1 (flip-flop SR) Jika J=K=1, flip-flop men-toggle statenya seperti flip-flop T Elemen : dan Edge-Triggered D T JK

26 JK Diagram Pewaktuan Elemen : dan Edge-Triggered D T JK JK Flip-Flop Kode HDL (Positive-edge Triggered) Elemen : dan Edge-Triggered D T JK 975! "#$$% "#$% $ "#$% "#%