Eko Didik Widianto. 23 Maret 2014

Transkripsi

1 Kuliah#11 TSK205 Sistem Digital - TA 2013/2014 Eko Didik Sistem Komputer - Universitas Diponegoro 23 Maret

2 Umpan Balik Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu saat hanya ditentukan oleh nilai-nilai masukannya pada saat itu multiplekser, dekoder, demultiplekser, enkoder dan code converter Peraga 7-segmen Teorema ekspansi Shannon untuk mendesain rangkaian logika menggunakan multiplekser 2

3 Tentang Kuliah Membahas tentang rangkaian sekuensial yang keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya Bahasan: ini membutuhkan elemen penyimpan nilai dari sinyal logika prinsip rangkaian sekuensial elemen penyimpan 1 bit latch, yaitu set-reset latch (latch SR), latch SR tergerbang dan data latch (latch D) serta rangkaian logikanya elemen penyimpan 1 bit ip-op, meliputi data ip-op (DFF), toggle ip-op (TFF), JK ip-op (JKFF) register data n bit dan register geser (shift register) pencacah naik-turun pencacah sinkron dan asinkron 3

4 Kompetensi Dasar Setelah mempelajari bab ini, mahasiswa akan mampu: Link [C2] menjelaskan perbedaan antara latch dan ip-op [C4] menganalisis fungsi karakteristik latch set-reset, latch tergerbang, latch data [C4] menganalisis fungsi karakteristik ip-op (D, T, dan JK) [C3] membedakan perilaku dan rangkaian pencacah sinkron dan asinkron [C5] merancang rangkaian n buah ip-op menjadi register data n bit, shift register, pencacah naik/turun sinkron/asinkron serta menganalisisnya [C5] merancang dan menganalisis implementasi rangkaian sekuensial menggunakan IC TTL Website: tkc205-sistem-digital-2013-genap/ didik@undip.ac.id 4

5 Bahasan Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL Data Geser IC TTL Pencacah Asinkron 5

6 dan Statenya yang nilai keluarannya tidak hanya tergantung dari masukan saat ini, juga dari nilai keluaran sebelumnya mempunyai elemen penyimpan Isi dari elemen penyimpan merepresentasikan keadaan (state) dari rangkaian Perubahan nilai masukan dapat menyebabkan keadaan rangkaian tidak berubah atau berubah ke keadaan baru berubah sesuai urutan keadaan sebagai hasil dari perubahan masukannya 6

7 Sistem Kontrol Alarm Diinginkan rangkaian untuk mengontrol alarm Alarm merespon kontrol masukan On/O akan berbunyi saat On/O = 1 mati saat On/O = 0 Alarm berbunyi saat sensor membangkitkan sinyal tegangan positif (Set) jika terjadi event tidak diinginkan Diinginkan alarm tetap aktif (berbunyi) walaupun keluaran sensor tidak aktif (Set=0) Alarm dimatikan manual menggunakan kontrol Reset ini memerlukan elemen memori untuk mengingat bahwa alarm telah aktif hingga datangnya sinyal Reset 7

8 Memori Menggunakan 2 buah NOT mempunyai 2 keadaan yang masing-masing akan berulang tanpa batas, yaitu Jika A = 0, maka B = A = 1 dan A = B = 0. selalu menghasilkan B = 1 Jika A = 1, maka B = A = 0 dan A = B = 1. selalu menghasilkan B = 0 8

9 Memori Terkontrol Menyediakan mekanisme mengubah keadaan rangkaian Load = 0, maka TG 2 aktif dan TG 1 tidak aktif (feedback) rangkaian (dan juga keluaran Y) tetap Jika Load = 1, maka TG 1 aktif dan TG 2 tidak aktif (update) Masukan Data akan memperbarui nilai A, sehingga nilai keluaran Y = Data berubah keadaannya sesuai Data 9

10 Latch memori terkontrol di atas membentuk latch (pengunci) Latch merupakan elemen penyimpan 1-bit Untuk menyimpan 1-bit data/state diperlukan 1 buah latch Tipe latch berdasarkan fungsinya: latch set-reset (SR latch) SR latch tergerbang latch data (D latch) diaplikasikan untuk mengunci data masukan dan/atau keluaran suatu rangkaian lain Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch 10

11 Latch SR Memori dengan Gerbang NOR latch dapat disusun menggunakan gerbang logika NOR (selain dengan TG) Masukannya, Set (S) dan Reset (R), digunakan untuk mengubah state/keadaan, Q, dari rangkaian tersebut membentuk latch SR Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch Perilaku rangkaian: Jika R=S=0, maka state tidak berubah (terkunci) Jika R=1 (S=0 atau S=1), maka state Q=0 Jika R=0 dan S=1, maka state Q=1 11

12 Latch SR dan Tabel Karakteristik dihubungkan secara cross-coupled Saat R=S=0, rangkaian tetap berada di state saat ini Baik (Q a = 0 dan Q b = 1) atau (Q a = 1 dan Q b = 0) Saat S=1 dan R=0, latch diset ke keadaan dimana Q a = 1 dan Q b = 0 Saat S=0 dan R=1, latch diset ke keadaan dimana Q a = 0 dan Q b = 1 Saat S=1 dan R=1, Q a = Q b = 0 Kondisi race Terjadi osilasi antara Q a = Q b = 0 dan Q a = Q b = Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch

13 Analisis Waktu Latch SR Jika delay propagasi dari Q a dan Q b sama, osilasi di waktu t10 akan berlanjut secara tak terbatas Di rangkaian realnya, mungkin terdapat perbedaan dalam delay dan latch berada di salah satu dari 2 keadaan Tidak dapat ditentukan (kondisi race), yang lebih cepat mengunci keadaan Sehingga, kombinasi S=R=1 merupakan kombinasi yang tidak diijinkan di latch SR 13 Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch

14 Recall: Sistem Kontrol Alarm Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch 14

15 Latch SR Tergerbang Menambahkan Kontrol Enable Latch SR dasar mengubah statenya saat masukannya berubah Seringkali diinginkan untuk menambah satu sinyal enable ke latch SR dasar Sinyal enable diberikan oleh masukan Clk Digunakan untuk mengontrol kapan rangkaian dapat mengubah state-nya Saat Clk=0 state tidak berubah, saat Clk=1 state tergantung masukan S dan R Disebut sebagai gated SR latch Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch 15

16 Gated SR Latch Diagram Pewaktuan Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch saat S=R=1 dihindari, menyebabkan keluaran tak dapat ditentukan Latch set saat Q=1 dan latch reset saat Q=0 16

17 Gated SR Latch dengan Gerbang NAND Masukan S dan R dibalik dibandingkan dengan rangkaian dengan gerbang AND Gerbang NAND memerlukan transistor lebih sedikit daripada gerbang AND Akan lebih banyak digunakan daripada Gated SR Latch dengan NOR 17 Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch

18 Gated D (Data) Latch Latch dapat digunakan sebagai elemen memori untuk sistem alarm di contoh sebelumnya Gated latch lainnya adalah D latch Mempunyai sebuah masukan data, D Tidak akan terjadi kondisi race seperti latch RS Menyimpan nilai masukan dengan kontrol berupa sinyal clock Digunakan di rangkaian yang perlu menyimpan nilai Misalnya 'mengingat' nilai keluaran dari rangkaian adder/substractor Latch dapat dikatakan sebagai elemen penyimpan 1 bit data Diimplementasikan dengan 18 transistor CMOS Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch 18

19 Gated D (Data) Latch Simbol, Tabel Karakteristik dan Diagram Pewaktuan Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch 19

20 IC TTL Latch Nomor IC Deskripsi latch set-reset (quad), aktif rendah 74363/74373 latch data transparan dengan keluaran 3 keadaan (oktal) IC 74363/74373 Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch 20

21 Struktur dan Fungsi 74363/74373 Latch SR (Set-Reset) Latch SR Tergerbang Gated Latch D (Data) IC TTL Latch 21

22 Sensitivitas Sinyal Sensitivitas elemen storage: Level-sensitive dan Edge-triggered Level-sensitive: keluaran elemen dikontrol oleh level masukan clock (0 atau 1) Edge-triggered: keluaran elemen hanya berubah di titik transisi nilai clock Positive-edge: transisi sinyal clock dari 0 ke 1 Negative-edge: transisi sinyal clock dari 1 ke 0 Latch merupakan elemen penyimpan dengan sensitivitas level Selama clock clk = 1 nilai keluaran akan tergantung dari nilai masukan D Dalam satu periode clock bisa terjadi lebih dari 1 perubahan state keluaran Q Ini akan membedakannya dengan elemen penyimpan ip-op yang akan dibahas berikutnya 22 Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL

23 latch (gated) merupakan level-sensitive State dapat berubah lebih dari sekali selama periode 'aktif' dari sinyal clock Untuk logika positif, periode aktif adalah saat clk=1. Dan sebaliknya penyimpan 1 bit Statenya berubah hanya sekali dalam satu periode clock Tipe: master-slave ip-op dan edge-triggered ip-op Jenis: DFF (data), TFF (toggle) dan JKFF Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 23

24 Master-slave D Dibentuk dari 2 buah gated D latch (38 transistor CMOS): sebagai master dan slave master mengubah statenya saat clock = 1 slave mengubah statenya saat clock = 0 Analisis diagram pewaktuan Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 24

25 Master-slave D : Perilaku Saat clock=1, master melihat nilai dari sinyal masukan D, slave tidak berubah Q m mengikuti perubahan D, dan Q s konstan Saat clock=0, master berhenti mengikuti perubahan nilai masukan D, sebaliknya slave merespon masukan Q m dan mengubah statenya Karena Q m tidak berubah selama clock=0, slave hanya mengubah statenya sekalis aja selama satu siklus clock Dari sudut pandang keluaran mengubah Q s (keluaran ip-op) di titik transisi negatif sinyal clock (perubahan dari 1 0) Disebut negative-edge-triggered D Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 25

26 Simbol dan Karakteristik DFF Transisi Turun Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 26

27 Efek Delay Propagasi Sebelumnya efek delay propagasi diabaikan Dalam prakteknya, delay ini perlu diperhatikan Di master-slave D ip-op (negative-edge) nilai D harus tidak berubah (stabil) saat clock berubah dari 1 ke 0 (transisi turun) Waktu minimum dimana sinyal D harus stabil sebelum transisi clock turun disebut setup time (t su) Waktu minimum dimana sinyal D harus stabil setelah transisi clock disebut hold time (t h ) Nilai tipikal di CMOS: t su = 3ns dan t h = 2ns Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL Untuk positive-edge triggered? 27

28 Positive-Edge-triggered DFF berfungsi sama dengan master-slave D ip-op dapat dibentuk dengan 6 gerbang NAND (24 transistor) Saat clock = 0, keluaran gerbang 2 dan 3 tinggi P1 = P2 = 1, keluaran latch tidak berubah, berada di present statenya P3 = D dan P4 = D Saat clock = 1, nilai P3 dan P4 ditransmisikan lewat gerbang 2 dan 3 P2 = D dan P1 = D, sehingga Q = D dan Q = D 28 Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL

29 Perilaku Positive DFF Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 29

30 Disiplin Pewaktuan Untuk dapat beroperasi dengan reliabel, P3 dan P4 harus stabel saat clock berubah dari 0 ke 1 (transisi naik) Setup time dari ip-op sama dengan delay dari masukan D lewat gerbang 4 dan 1 ke P3 Hold time diberikan oleh delay lewat gerbang 3, sebab sekali P2 stabil, perubahan di D tidak akan berpengaruh (mengubah state) Harus dipastikan bahwa setelah clock berubah ke 1, setiap perubahan di D tidak akan mempengaruhi keluaran latch selama clock=1 Kasus 1: jika D=0 saat transisi naik clock, maka P2=0 yang akan membuat keluaran gerbang 4 sama dengan 1 selama clock=1, apapun nilai dari masukan D Kasus 2: jika D=1 saat transisi naik clock, maka P1=0 yang memaksa keluaran gerbang 1 dan 3 sama dengan 1, apapun nilai dari masukan D Sehingga, ip-op akan mengabaikan perubahan masukan D selama clock= Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL

31 Edge-triggered Positive-edge dan Negative-edge D Dua tipe rangkaian: positive-edge triggered D ip-op rangkaian merespon di transisi positif sinyal clock negative-edge triggered D ip-op rangkaian merespon di transisi negatif sinyal clock Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 31

32 Membandingkan Data Latch, Positive-edge DFF dan Negative-edge DFF storage: Level-sensitive, positive-edge-sensitive, dan negative-edge-sensitive Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 32

33 Masukan Preset dan Clear di DFF Diinginkan untuk mengeset sebuah ip-op (Q = 1) atau meng-clear-kannya (Q = 0) umumnya mempunyai masukan preset dan clear Input ini asinkron (tidak tergantung dari sinyal clock) Keluaran Q berubah seketika saat preset atau clear aktif (active-low) Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL posedge triggered DFF Jika Preset = 0, keluaran Q = 1 negedge triggered DFF Jika Clear = 0, keluaran Q =

34 Masukan Preset dan Clear Negative-edge-trigerred DFF (transisi turun) Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 34

35 Simbol DFF Transisi Turun, Preset, Clear Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 35

36 Masukan Preset dan Clear Posedge-triggered D with Preset and Clear Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 36

37 Simbol DFF Transisi Naik, Preset, Clear Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 37

38 Toggle (T) Menggunakan sebuah posedge D ip-op dan rangkaian logika untuk mendrive masukannya Feedback membuat sinyal masukan D sama dengan nilai Q atau Q di bawah kontrol sinyal T Saat T = 1 state rangkaian 'toggle' saat transisi clock naik Saat T = 0 statenya tetap Digunakan sebagai elemen di rangkaian pencacah Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 38

39 dan Diagram Pewaktuan TFF Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 39

40 Simbol dan Fungsi TFF Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 40

41 JK JK dapat diturunkan dari ip-op D, dengan menggunakan 2 masukan J dan K, sehingga D = JQ + K Q JK mengkombinasikan perilaku ip-op SR dan ip-op T J = S dan K = R untuk semua nilai, kecuali untuk J = K = 1 (ip-op SR) Jika J=K=1, ip-op menbalik (toggle) statenya seperti ip-op T Dapat digunakan sebagai storage seperti DFF dan SR FF. Dan juga T FF dengan menghubungkan J dan K sebagai T Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 41

42 dan Diagram Pewaktuan JKFF Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 42

43 Simbol dan Fungsi TFF Dapat digunakan sebagai elemen penyimpan 1 bit DFF: menghubungkan Data ke masukan J dan Data ke masukan K TFF: menghubungkan Toggle ke J dan K Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 43

44 IC TTL Nomor IC Deskripsi 7474 DFF transisi naik dengan preset dan clear (dual) 7476 JKFF dengan preset dan clear (dual) 7479 DFF (dual) JKFF transisi turun dengan preset dan clear (dual) DFF dengan keluaran tiga keadaan (quad) DFF dengan clear (hex) 74574/74874 DFF dengan keluaran tiga keadaan (oktal) Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 44

45 IC 7474 Dual D-type Positive-Edge-Trigerred Flip-Flops with Preset and Clear Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 45

46 IC 7474: dan Fungsi Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 46

47 IC 74574: 8 DFF Transisi Naik, Tiga Flip-Flop Data (DFF) Toggle (T) JK (JKFF) IC TTL 47

48 Sebuah DFF dapat menyimpan 1 bit data n bit dibentuk dari n buah DFF masukan Clk digunakan secara bersama oleh tiap DFF penyusunnya DFF dapat digunakan untuk membentuk register data dan register geser data digunakan untuk menyimpan data Data yang tersimpan di register bersifat sementara (volatile) Data Geser IC TTL geser digunakan dalam operasi pergeseran bit serta dalam konversi data serial ke paralel dan data paralel ke serial 48

49 Data Data n-bit tersusun atas n buah ip-ip untuk menyimpan n-bit data Perilaku register data n bit transisi naik Untuk setiap DFF, Q = D saat transisi naik Clk Keluaran Q(t + 1) = Q(t) atau tetap saat kondisi Clk lainnya data di prosesor: register akumulator, register status, register alamat, register instruksi, register data serial terima (RX)/kirim (TX) Contoh penggunaan register: Data Geser IC TTL Menahan/menyimpan (hold) sebuah keluaran nilai data dari suatu rangkaian aritmatika Menahan/menyimpan (hold) nilai pencacah dalam rangkaian counter/pencacah 49

50 Data 4 Bit Data Geser IC TTL Saat transisi naik Clk, register akan bernilai Q[3 : 0] = D[3 : 0] 50

51 Geser Merupakan sebuah register yang dapat menggeser isinya sejauh 1 bit perclock Bisa geser ke kanan atau ke kiri geser kiri Data Geser IC TTL 51

52 Geser Kiri Data digeser ke kiri secara serial menggunakan masukan In Isi dari tiap ip-op ditransfer ke ip-op berikutnya di tiap transisi naik sinyal clock Q3 Q2 Q1 Q0 In t t t t t t t t Data Geser IC TTL 52

53 Geser Kanan dengan Akses Paralel Tipe transfer data di sistem komputer transfer paralel: trasfer n-bit data sekaligus transfer serial: transfer 1-bit bit dalam satu waktu Untuk mentransfer data secara serial, data diletakkan dalam suatu register secara paralel (dalam waktu 1 siklus clock) dan digeser keluar satu bit dalam satu waktu Disebut sebagai konversi data parallel-ke-serial Jika bit-bit diterima secara serial, setelah n siklus clock, isid ari register dapat diakses secara paralel sebagai sebuah data n-bit Disebut sebagai konversi data serial-ke-paralel Data Geser IC TTL 53

54 Geser dengan Akses Paralel Data Geser IC TTL 54

55 IC TTL Nomor IC Deskripsi register geser 8 bit, keluaran paralel, masukan clear asinkron register geser 8 bit, masukan paralel, dengan keluaran komplementer register geser 8 bit, masukan paralel 74194/74195 register geser universal dua arah (bidireksional) 4 bit register geser universal dua arah (bidireksional) 8 bit register 8 bit dengan reset register prioritas 4 bit, dapat di-kaskade, masukan data terkunci register geser universal dua arah (bidireksional) 8 bit, keluaran tiga-keadaan register oktal dengan keluaran tiga-keadaan register 8 bit dengan kontrol enable detak register oktal, paraleldidik 55 Data Geser IC TTL

56 74164: Geser 8 Bit, SerIn/ParOut Data Geser IC TTL 56

57 74165/74166: Geser 8 Bit, Load Paralel Data Geser IC TTL 57

58 74165/74166: Perilaku Data Geser IC TTL 58

59 74299: Geser Universal 8 Bit Data Geser IC TTL 59

60 Operasi IC SIPO (serial-in parallel-out), register diisi dengan data serial 1 bit dalam satu waktu dan data yang tersimpan di register tersedia sebagai keluaran paralel 2. SISO (serial-in serial-out), data digeser secara serial dari masukan ke keluaran serial, 1 bit dalam satu waktu 3. PISO (parallel-in serial-out), register diisi dengan data paralel n bit dan isi register digeser keluar secara serial 1 bit dalam satu waktu 4. PIPO (parallel-in parallel-out), register diisi dengan data paralel n bit dan isi register dapat tersedia sebagai keluaran paralel 60 Data Geser IC TTL

61 IC 74374: Data 8 Bit Data Geser IC TTL 61

62 IC 74374: Data 8 Bit Data Geser IC TTL 62

63 Pencacah counter ini dapat digunakan melakukan beberapa fungsi, misalnya Menghitung kejadian dari suatu event Membangkitkan interval waktu untuk mengontrol pekerjaan-pekerjaan (task) di sistem digital Menghitung waktu mundur antar event Menyediakan alamat baru di pencacah program (PC) counter yang paling sederhana dapat dibuat dengan menggunakan ip-op T ip-op T secara natural cocok untuk diimplementasikan di operasi pencacahan Pencacah Asinkron dengan DFF IC TTL Pencacah 63

64 dan Asinkron Pencacah asinkron dibentuk dengan memberikan sinyal Clk ke terminal detak satu ip-op Masukan detak untuk ip-op berikutnya diperoleh dari keluaran ip-op sebelumnya (efek serupa RCA) Lambat karena sumber Clk merambat dari satu ip-op ke ip-op lainnya Pencacah sinkron dibentuk dengan memberikan sinyal Clk ke semua ip-op di waktu yang sama Semua ip-op menggunakan sumber detak yang sama Mempunyai respon yang lebih cepat daripada pencacah asinkron Pencacah Asinkron dengan DFF IC TTL Pencacah 64

65 Pencacah Naik dengan T Pencacah 3-bit yang dapat mencacah 0 sampai 7 atau pencacah module-8 Masukan clock untuk ketiga ip-op dikoneksikan secara kaskade pertama terkoneksi ke Clock berikutnya, sinyal clocknya didrive dari keluaran Q ip-op sebelumnya seperti ini disebut sebagai pencacah asinkron atau pencacah ripple Masukan T tiap ip-op dikoneksikan ke konstan 1 State tiap ip-op akan dibalik (toggle) setiap transisi naik clocknya Pencacah Asinkron dengan DFF IC TTL Pencacah 65

66 Diagram Pewaktuan Pencacah Naik Nilai Q0 akan toggle setiap clock cycle Perubahan terjadi setelah transisi naik sinyal clock Nilai Q1 akan toggle setelah transisi turun dari Q0, demikian juga Pencacah Asinkron dengan DFF IC TTL Pencacah Q2 Nilai Q2Q1Q0 menunjukkan nilai pencacahnya 66

67 Pencacah Turun dengan T Mirip dengan rangkaian pencacah naik, kecuali masukan clock ip-op kedua dan seterusnya berasal dari keluaran Q ip-op sebelumnya Pencacah Asinkron dengan DFF IC TTL Pencacah 67

68 Diagram Pewaktuan Pencacah Turun Nilai Q0 akan toggle setiap clock cycle Perubahan terjadi setelah transisi naik sinyal clock Nilai Q1 akan toggle setelah transisi naik dari Q0, demikian juga Pencacah Asinkron dengan DFF IC TTL Pencacah Q2 Nilai Q2Q1Q0 menunjukkan nilai pencacahnya 68

69 Latihan Desain pencacah naik/turun 3-bit menggunakan ip-op T. Sebuah masukan kontrol Up/Down harus disertakan. Jika Up/Down = 0 rangkaian berfungsi sebagai pencacah naik. Jika Up/Down = 1 rangkaian berfungsi sebagai pencacah turun. Pencacah Asinkron dengan DFF IC TTL Pencacah 69

70 Dapat dibentuk dengan TFF Pencacah Asinkron dengan DFF IC TTL Pencacah 70

71 Perilaku Pencacah Naik masukan T tiap TFF akan bernilai sebagai berikut: T0 = 1 T1 = Q0 T2 = Q0Q1 T3 = Q0Q1Q2 Implementasi rangkaian pencacah sinkron tersebut membutuhkan gerbang AND. Masukan T0 dihubungkan logika 1, sehingga Q0 akan membalik setiap transisi naik Clk Masukan T1 dihubungkan dengan Q0 Masukan T2 membutuhkan gerbang AND-2 untuk memperoleh Q0Q1 Masukan T3 membutuhkan gerbang AND-3 untuk memperoleh Q0Q1Q2 Masalah fan-in: pencacah n bit akan membutuhkan gerbang AND n Pencacah Asinkron dengan DFF IC TTL Pencacah

72 Faktorisasi untuk mengatasi fan-in T 0 = 1 T 1 = Q 0 T 2 = T 1 Q 1 T 3 = T 2 Q 2 Pencacah Asinkron dengan DFF IC TTL Pencacah 72

73 Diagram Pewaktuan Pencacah Asinkron dengan DFF IC TTL Pencacah 73

74 Pencacah Naik n-bit Untuk sebarang pencacah naik n bit, rangkaiannya dapat dibentuk dengan persamaan masukan T i sebagai berikut: T 0 = 1 T 1 = Q 0 T 2 = T 1 Q 1 T 3 = T 2 Q 2. Pencacah Asinkron dengan DFF IC TTL Pencacah T n = T n 1 Q n

75 dengan Enable dan Clear Pencacah Asinkron dengan DFF IC TTL Pencacah 75

76 dengan DFF Pencacah akan mempunyai urutan nilai 0, 1, 2, 3,, 15, 0, 1, Nilai pencacah ini diberikan oleh keluaran DFF Q 3Q2Q1Q0 Pencacah akan aktif saat Enable = 1. Saat Enable = 0 maka nilai pencacah tidak berubah Nilai Q0 akan membalik (toggle) setiap transisi naik Clk. Agar Q0 membalik di transisi naik Clk berikutnya, maka nilai D0 harus bernilai Q0 saat Enable = 1. Persamaannya adalah D0 = Q0 Enable Nilai Q1 akan membalik setelah nilai Q0 = 1. Agar Q1 membalik di transisi naik Clk berikutnya, maka nilai D1 harus bernilai Q1 saat Q0 = 1 dan Enable = 1. Persamaannya adalah D1 = Q1 Q0 Enable Nilai Q2 akan membalik setelah nilai Q1Q0 = 11. Agar Q2 membalik di transisi naik Clk berikutnya, maka nilai D2 harus bernilai Q2 saat Q1 = 1, Q0 = 1 dan Enable = 1. Persamaannya adalah D2 = Q2 Q1 Q0 Enable Nilai Q3 akan membalik setelah nilai Q2Q1Q0 = 111. Agar Q3 membalik di transisi naik Clk berikutnya, maka nilai D3 harus bernilai Q3 saat Q2 = 1, Q1 = 1, Q0 = 1 dan Enable = 1. Persamaannya adalah D3 = Q3 Q2 Q1 Q0 Enable Pencacah Asinkron dengan DFF IC TTL Pencacah 76

77 dengan DFF D 0 = Q 0 Enable D 1 = Q 1 Q 0 Enable D 2 = Q 2 Q 1 Q 0 Enable D 3 = Q 3 Q 2 Q 1 Q 0 Enable Untuk pencacah yang lebih besar, masukan D di tiap DFF bernilai D i = Q i Q i 1 Q i 2 Q 1 Q 0 Enable > masalah fan-in D 0 = Q 0 Enable D 1 = Q 1 Q 0 Enable D 2 = Q 2 Q 1 (Q 0 Enable) D 3 = Q 3 Q 2 (Q 1 Q 0 Enable) 77 Pencacah Asinkron dengan DFF IC TTL Pencacah

78 DFF Pencacah Asinkron dengan DFF IC TTL Pencacah 78

79 dengan Load Paralel Pencacah Asinkron dengan DFF IC TTL Pencacah 79

80 IC TTL Pencacah Nomor IC Deskripsi bit binary counter synchronous 4-bit binary counter with asynchronous clear synchronous 4-bit binary counter with synchronous clear synchronous 4-bit up/down binary counter 74177/74197 presettable binary counter/latch synchronous up/down binary counter synchronous up/down binary counter with clear dual 4-bit binary counter dual binary counter, synchronous dual binary up/down counter, synchronous, preset input bit presettable binary counter with three-state outputs bit binary up/down counter with limited preset and three-state outputs 80 Pencacah Asinkron dengan DFF IC TTL Pencacah

81 IC 74393: Dual Pencacah Asinkron 4 Bit Pencacah Asinkron dengan DFF IC TTL Pencacah 81

82 IC 74393: Fungsi Logika Pencacah Asinkron dengan DFF IC TTL Pencacah 82

83 IC 74193: Dual 4 Bit, Naik/Turun Pencacah Asinkron dengan DFF IC TTL Pencacah 83

84 IC 74193: Fungsi Logika Pencacah Asinkron dengan DFF IC TTL Pencacah 84

85 IC 74193: Perilaku Pencacah Asinkron dengan DFF IC TTL Pencacah 85

86 n x 4 Bit Menggunakan Pencacah Asinkron dengan DFF IC TTL Pencacah 86

87 Kuliah Yang telah kita pelajari hari ini: rangkaian sekuensial berupa latch dan ip-op: Latch: RS-latch, D-latch, gated latch : master-slave D ip-op, edge-trigerred ip-op, T ip-op dan JK ip-op Perbedaan antara latch dan ip-op dan pencacah data dan register geser Pencacah asinkron dan sinkron Yang akan kita pelajari di pertemuan berikutnya adalah tentang perancangan rangkaian sekuensial menggunakan diagram keadaan (Moore) Pelajari: 02/25/tkc205-sistem-digital-2013-genap/ 87

88 Bacaan Lebih Lanjut 1. Bab 7: Stephen Brown and Zvonko Vranesic, Fundamentals of Digital Logic with Verilog/VHDL, 2nd Edition, McGraw-Hill, 2005 Tentang ip-op, register, pencacah dan prosesor sederhana 2. Datasheet CD4043BE (Texas): Quad Latch SR NOR Datasheet CD4044BE (Texas), 54LS279, 74LS279: Quad Latch SR NAND Datasheet SN74LS74A: Dual D-type Positive-Edge-Trigerred Flip-Flops with Preset and Clear

89 Creative Common Attribution-ShareAlike 3.0 Unported (CC BY-SA 3.0) Anda bebas: untuk Membagikan untuk menyalin, mendistribusikan, dan menyebarkan karya, dan untuk Remix untuk mengadaptasikan karya Di bawah persyaratan berikut: Atribusi Anda harus memberikan atribusi karya sesuai dengan cara-cara yang diminta oleh pembuat karya tersebut atau pihak yang mengeluarkan lisensi. Atribusi yang dimaksud adalah mencantumkan alamat URL di bawah sebagai sumber. Pembagian Serupa Jika Anda mengubah, menambah, atau membuat karya lain menggunakan karya ini, Anda hanya boleh menyebarkan karya tersebut hanya dengan lisensi yang sama, serupa, atau kompatibel. Lihat: Creative Commons Attribution-ShareAlike 3.0 Unported License Alamat URL: sistem-digital-2013-genap/ 89