Flip-Flop (FF) Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto. Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom

Transkripsi

1 Flip-Flop (FF) Disusun oleh: Tim dosen SLD Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom November 2015

2 Urut-Urutan Pembentukan Flip-Flop Fungsi Boolean Tabel Operasi Uraian Tabel Operasi K-map Qt Tabel Transisi Diagram Keadaan Fungsi Sederhana Rangkaian Sistem dan Logika Digital/2015 #1

3 Sel Memori Dasar dengan Set-Dominant (1) Konsep Set (S): Wire loop dengan delay dan 2 buah inverter Salah satu inverter diganti dengan pengganti NAND untuk membuat input Set Tabel operasi dari gambar b Sistem dan Logika Digital/2015 #2

4 Sel Memori Dasar dengan Set-Dominant (2) Konsep Set (S) dan Reset (R): Tabel operasi: Inverter pada konsep Set diganti dengan NAND, sehingga dihasilkan input untuk Reset Uraian Tabel Operasi: Kondisi Reset (Reset saja) = S R Kondisi Reset Hold (reset dan hold) = S R + S R = S Kondisi Set (set saja) = SR +SR = S Kondisi Set Hold (set dan hold) = S + S R = (S+S ) (S+R ) = S + R Sistem dan Logika Digital/2015 #3

5 Sel Memori Dasar dengan Set-Dominant (2) Konsep Set (S) dan Reset (R): (lanjutan) Reset state Diagram keadaan: Reset Hold Tabel transisi: Simbol sel memori: Reset Set Set state Set Hold Diagram keadaan berdasarkan uraian tabel operasi Pengembangan diagram keadaan Timing diagram Sistem dan Logika Digital/2015 #4

6 Sel Memori Dasar dengan ReSet-Dominant (1) Konsep Set (S) dan Reset (R): Tabel operasi: Inverter pada konsep Set diganti dengan NOR dan substitusinya Uraian Tabel Operasi: Kondisi Reset (Reset saja) = S R + SR = R Kondisi Reset Hold (reset dan hold) = R + S R = R+S Kondisi Set (set saja) = SR Kondisi Set Hold (set dan hold) = SR + S R = R Sistem dan Logika Digital/2015 #5

7 Sel Memori Dasar dengan ReSet-Dominant (2) Konsep Set (S) dan Reset (R): (lanjutan) Diagram keadaan: Reset Hold Tabel transisi: Simbol sel memori: Reset state Reset Set Set state Set Hold State diagram berdasarkan uraian tabel operasi Pengembangan state diagram Timing diagram Sistem dan Logika Digital/2015 #6

8 Gabungan Sel Memori Dasar dengan Set dan Reset-Dominant (1) Sistem dan Logika Digital/2015 #7

9 Gabungan Sel Memori Dasar dengan Set dan Reset-Dominant (2) Rangkaian mix-logic berdasarkan Set-dominant Rangkaian mix-logic berdasarkan Reset-dominant Sistem dan Logika Digital/2015 #8

10 Ringkasan Kondisi State Macam-macam kondisi: Set, Reset, Hold, Toggle disebut juga Set Hold Q t Q t+1 (Q t = Present State; Q t+1 = Next State) Set (1): 0 1 Next State selalu Reset (0): 0 0 Next State selalu Hold (Q t ): 0 0 Next State = Present State = Tetap 1 1 Toggle (Q t ): 0 1 Next State selalu berlawanan 1 0 disebut juga Reset Hold Sistem dan Logika Digital/2015 #9

11 Flip-Flop (1) Flip-Flop adalah elemen memori 1 bit (device) asinkron yang mempunyai keluaran (output) berurutan (sekuensial) yang dikontrol oleh clock Flip-flop biasanya digunakan sebagai penyimpan data Jenis-jenis flip-flop: D-FF T-FF JK-FF SR-FF 3 hal penting dalam perancangan Flip-flop: Tabel operasi Tabel transisi Diagram keadaan Sistem dan Logika Digital/2015 #10

12 Flip-Flop (2) Mekanisme Clock Triggering: Pulse Triggering Data berubah setelah terjadi perubahan 2x (dari low ke high dan dari high ke low, atau sebaliknya) Edge Triggering Data berubah setelah terjadi perubahan 1x (dari low ke high atau dari high ke low) Sistem dan Logika Digital/2015 #11

13 Flip-Flop (3) Sistem dan Logika Digital/2015 #12

14 Flip-Flop (4) Sistem dan Logika Digital/2015 #13

15 Flip-Flop (5) Hirarki perancangan flip-flop: -D flip-flop adalah dasar dari semua flip-flop -JK flip-flop adalah general flip-flop karena dapat digunakan untuk membentuk flip-flop yang lain Sistem dan Logika Digital/2015 #14

16 Konversi/Desain Flip-Flop 1. Dibatasi dengan asumsi bahwa mekanisme clock tidak berubah 2. Alat bantu Diagram state FF yang didesain Tabel transisi FF yang didesain Map Entry, seluruh kemungkinan syarat pencabangan di-and-kan dengan syarat input yang diperlukan Sistem dan Logika Digital/2015 #15

17 Flip-Flop D (1) Ada 3 macam D-FF: D-latch FF Edge Trigerred (ET) D-FF Master-Slave (MS) D-FF D-latch FF: Q = irisan CLK dan D Masalah pada D-latch FF: timbul glitch!!! Sistem dan Logika Digital/2015 #16

18 Flip-Flop D (2) Edge Trigerred (ET) D-FF: Q = nilai D saat edge trigger Sistem dan Logika Digital/2015 #17

19 Flip-Flop D (3) Tabel operasi: Uraian tabel operasi: Kondisi Reset (1 0) = D Kondisi Reset Hold (0 0) = D Kondisi Set (0 1) = D Kondisi Set Hold (1 1) = D Tabel transisi: Diagram keadaan: Sistem dan Logika Digital/2015 #18

20 Flip-Flop D (4) Pulse triggering D-FF: Perubahan state terjadi jika clock (CK) aktif Jika CK tidak aktif, maka statusnya tetap Diagram keadaan menjadi: Tabel transisi menjadi: Simbol D-FF: Sistem dan Logika Digital/2015 #19

21 Flip-Flop D (5) Contoh 1: Buatlah D-FF dengan Sel Memori Dasar (SR-FF)! Tabel transisi SR-FF: Tabel transisi D-FF: (yang akan dibuat) Note: don t care diisi dengan CK Sistem dan Logika Digital/2015 #20

22 Flip-Flop D (6) D-FF dibentuk dari sel memori dasar: Simbol NS = Next State Flip-flop SR Sistem dan Logika Digital/2015 #21

23 Flip-Flop T (Toggle) (1) Tabel operasi: Uraian tabel operasi: Kondisi Hold (0 0 atau 1 1) = T Kondisi Toggle (0 1 atau 1 0) = T Tabel transisi: Diagram keadaan: Sistem dan Logika Digital/2015 #22

24 Flip-Flop T (2) Pulse triggering T-FF: Perubahan state terjadi jika clock (CK) aktif Jika CK tidak aktif, maka statusnya tetap Diagram keadaan menjadi: Tabel transisi menjadi: Sistem dan Logika Digital/2015 #23

25 Flip-Flop T (3) Contoh 2: Buatlah T-FF dengan Sel Memori Dasar (SR-FF)! Tabel transisi sel memori SR-FF: Tabel transisi T-FF: (yang akan dibuat) Sistem dan Logika Digital/2015 #24

26 Flip-Flop T (4) T-FF dibentuk dari sel memori dasar: Simbol NS = Next State Flip-flop SR Sistem dan Logika Digital/2015 #25

27 Flip-Flop JK (1) Tabel operasi: Uraian tabel operasi: Kondisi Reset Hold (0 0) = J K + J K = J Kondisi Set Hold (1 1) = JK + J K = K Kondisi Reset Toggle (1 0) = J K + JK = K Kondisi Set Toggle (0 1) = JK + JK = J Tabel transisi: Diagram keadaan: Sistem dan Logika Digital/2015 #26

28 Flip-Flop JK (2) Pulse triggering JK-FF: Perubahan state terjadi jika clock (CK) aktif Jika CK tidak aktif, maka statusnya tetap Diagram keadaan menjadi: Tabel transisi menjadi: Sistem dan Logika Digital/2015 #27

29 Flip-Flop JK (3) Contoh 3: Buatlah JK-FF dengan Sel Memori Dasar (SR-FF)! Tabel transisi sel memori SR-FF: Tabel transisi JK-FF: (yang akan dibuat) Sistem dan Logika Digital/2015 #28

30 Flip-Flop JK (4) JK-FF dibentuk dari sel memori dasar: Simbol Sistem dan Logika Digital/2015 #29

31 Contoh Kasus (1) Contoh 4: Jika diketahui tabel operasi dari suatu L-FF seperti di samping, desainlah L-FF menggunakan JK-FF! Tabel operasi: L 0 1 Q t+1 Q t 1 Hold Set Tabel operasi JK-FF: Uraian tabel operasi: Kondisi Hold (0 0 atau 1 1)= L Kondisi Set (0 1) = L Kondisi Set Hold (1 1) = L + L Diagram keadaan: Sistem dan Logika Digital/2015 #30

32 Contoh Kasus (2) Tabel transisi JK-FF: Tabel transisi L: Q t Q t+1 L Rangkaian: tidak diguna -kan Sistem dan Logika Digital/2015 #31

33 Contoh Kasus (3) Contoh 5: Desainlah GM-FF dengan menggunakan JK-FF jika diketahui tabel operasi dari GM-FF sbb: Tabel operasi: G M Q t Q t Uraian tabel operasi: Kondisi Set Toggle (0 1) = G M +G M + GM = G + M Kondisi Reset Toggle (1 0) = GM + GM = G Kondisi Set Hold (1 1) = G M +G M = G Kondisi Reset Hold (0 0) = GM Diagram keadaan GM-FF: Sistem dan Logika Digital/2015 #32

34 Contoh Kasus (4) Tabel transisi JK-FF: Tabel transisi GM-FF: Q t Q t+1 G M Sistem dan Logika Digital/2015 #33

35 Contoh Kasus (5) Rangkaian: Sistem dan Logika Digital/2015 #34

36 Pustaka [TIN91] Tinder, Richard F Digital Engineering Design: A Modern Approach. - edition. Prentice Hall. Sistem dan Logika Digital/2015 #35