3. Ragkaia Logika Kombiasioal da Sequesial Ragkaia Logika secara garis besar dibagi mejadi dua, yaitu ragkaia logika Kombiasioal da ragkaia logika Sequesial. Ragkaia logika Kombiasioal adalah ragkaia yag kodisi keluaraya (output) dipegaruhi oleh kodisi masuka (iput). Struktur ragkaia kombiasioal secara fisik adalah seperti gambar berikut: Gambar 3.1. Sedagka ragkaia logika Sequesial adalah ragkaia yag kodisi keluaraya dipegaruhi oleh kodisi masuka da keadaa keluara sebelumya atau dapat juga dikataka ragkaia yag bekerja berdasarka uruta waktu. Ciri ragkaia logika sequesial yag utama adalah adaya jalur umpa balik (feed back) di dalam ragkaiaya. 3.1. Ragkaia Logika Kombiasioal Ragkaia logika kombiasioal yag aka dibahas adalah Ekoder, Dekoder, Multiplexer, da Demultiplexer. 3.1.1. Ekoder Ekoder adalah ragkaia logika kombiasioal yag berfugsi utuk megubah atau megkodeka suatu siyal masuka diskrit mejadi keluara kode bier. Ekoder disusu dari gerbag gerbag logika yag meghasilka keluara bier sebagai hasil taggapa adaya dua atau lebih variabel masuka. Hasil keluaraya diyataka dega aljabar boole, tergatug dari kombiasi kombiasi gerbag yag diguaka. Sebuah Ekoder harus memeuhi syarat peracaga m < 2. Variabel m adalah kombiasi masuka da adalah jumlah bit keluara sebuah ekoder. Satu kombiasi masuka haya dapat mewakili satu kombiasi keluara. Perhatika cotoh tabel fugsi keluara Ekoder berikut : D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 1
Iput Output I 0 I 1 I 2 I 3 I 4 I 5 I 6 I 7 Y2 Y1 Y0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 Tabel 3.1. Fugsi keluara ekoder 8 ke 3 Dari tabel diatas, dapat dibuat fugsi keluara sebagai berikut : Y0 = I 1 + I 3 + I 5 + I 7 Y1 = I 2 + I 3 + I 6 + I 7 Y2 = I 4 + I 5 + I 6 + I 7 Dari persamaa tersebut, maka ragkaia gerbagya dapat dibuat seperti pada gambar berikut : Gambar 3.2. D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 2
Gambar 3.3. 3.1.2. Dekoder Ragkaia Dekoder mempuyai sifat yag berkebalika dega Ekoder yaitu merubah kode bier mejadi siyal diskrit. Sebuah dekoder harus memeuhi syarat peracaga m < 2. Variabel m adalah kombiasi keluara da adalah jumlah bit masuka. Satu kombiasi masuka haya dapat mewakili satu kombiasi keluara. Perhatika cotoh tabel fugsi keluara dekoder berikut : X Y F0 F1 F2 F3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 Tabel 3.2. Fugsi keluara dekoder 2 ke 4 Dari tabel diatas, dapat dibuat fugsi keluara sebagai berikut : F0 = X. Y F1 = X. Y F2 = X. Y F3 = X. Y Dari persamaa tersebut, maka ragkaia gerbagya dapat dibuat seperti pada gambar berikut : D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 3
Gambar 3.4. Membuat suatu Ekoder da dekoder dapat dilakuka dega dua cara yaitu pertama, megguaka gerbag gerbag dasar yag disusu membetuk fugsi Ekoder atau dekoder, kedua, megguaka IC Ekoder atau dekoder yag bayak terdapat dipasara. IC dekoder diaplikasika pada seve segmet, pegalamata memori, da sebagaiya. 3.2. Ragkaia Logika Sequesial Flip flop adalah ragkaia utama dalam logika sequesial. Couter, Register, Memory, serta ragkaia sequesial laiya disusu dega megguaka flip flop sebagai kompoe utama. Flip flop adalah ragkaia yag mempuyai fugsi pegigat (memory). Artiya ragkaia ii mampu melakuka peyimpaa data sesuai dega kombiasi masuka yag diberika kepadaya. Ada beberapa macam flip flop yag aka dibahas yaitu R S flip flop, J K flip flop, D flip flop, da T flipflop. Ciri utama dari flip flop adalah keluara Q da Q adalah selalu berlawaa / stabil (jika Q = 0 maka Q = 1, Jika Q = 1 maka Q =0). Karea kodisi dua keadaa stabil ii ragkaia flip flop diamaka juga dega ragkaia bistabil. 3.2.1. R S flip flop flip flop ii terdiri dari dua masuka, yaitu S (set) da R (reset). Serta dua keluaraya yaitu Q da Q. Kodisi Set adalah kodisi ketika Q berlogika 1. Sedagka kodisi Reset adalah kodisi ketika Q berlogika 0. Perhatika gambar berikut : D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 4
Gambar 3.5. Utuk megaalisaya, asumsika atau ambil permisala keluara sebelumya. 1. Saat S = 0 da R = 0. Misalka keluara sebelumya Q = 1 da Q = 0. maka Q +1 = 1 da Q + 1 = 0. 2. Saat S = 0 da R = 0. Misalka keluara sebelumya Q = 0 da Q = 1. maka Q +1 = 0 da Q + 1 = 1. Dari dua aalisa yag ada (1 da 2), dapat disimpulka bahwa saat S = 0 da R = 0, maka keluaraya adalah sama dega keluara sebelumya. 3. Saat S = 0 da R = 1. Misalka keluara sebelumya Q = 1 da Q = 0. maka Q +1 = 0 da Q + 1 = 1. 4. Saat S = 0 da R = 1. Misalka keluara sebelumya Q = 0 da Q = 1. maka Q +1 = 0 da Q + 1 = 1. Dari dua aalisa yag ada (3 da 4), dapat disimpulka bahwa saat S = 0 da R = 1, maka keluara Q = 0. 5. Saat S = 1 da R = 0. Misalka keluara sebelumya Q = 1 da Q = 0. maka Q +1 = 1 da Q + 1 = 0. 6. Saat S = 1 da R = 0. Misalka keluara sebelumya Q = 0 da Q = 1. maka Q +1 = 1 da Q + 1 = 0. Dari dua aalisa yag ada (5 da 6), dapat disimpulka bahwa saat S = 1 da R = 0, maka keluara Q = 1. 7. Saat S = 1 da R = 1. Misalka keluara sebelumya Q = 1 da Q = 0. maka Q +1 = 1 da Q + 1 = 1. 8. Saat S = 1 da R = 1. Misalka keluara sebelumya Q = 0 da Q = 1. maka Q +1 = 1 da Q + 1 = 1. (Igat ciri utama flip flop bahwa kodisi keluara Q da Q harus berlawaa). Dari dua aalisa yag ada (7 da 8), dapat D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 5
disimpulka bahwa flip flop R S tidak diperbolehka / dilarag saat S = 1 da R = 1. Iput Output S R Q +1 Q + 1 0 0 Q Q 0 1 0 1 1 0 1 0 1 1 Terlarag Tabel 3.3. Perkembaga selajutya, flip flop harus dipasag secara sikro dega uit lai da sesuai dega clockya. Perhatika gambar flip flop R S dega clock. Gambar 3.6. 3.2.2. J K Flip flop Flip flop J K merupaka peyempuraa dari flip flop R S terutama utuk megatasi kodisi terlarag seperti yag telah dijelaska diatas. Pada kodisi masuka J = 1 da K = 1 aka membuat kodisi keluara berlawaa dega kodisi keluara sebelumya. Semetara utuk keluara berdasarka kodisi kodisi masuka yag lai semua sama dega Flip flop R S. D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 6
Gambar 3.7. Iput Output J K Q +1 Q + 1 0 0 Q Q 0 1 0 1 1 0 1 0 1 1 Q Q Tabel 3.4. 3.2.3. D Flip Flop Flip flop D merupaka Flip flop R S yag memaksa utuk memiliki satu masuka dega R selalu berlawaa dega S, sehigga kodisi masuka S R sama tidak aka perah terjadi. Perhatika gambar flip flop D berikut. Gambar 3.8. D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 7
Iput Output D Q +1 0 0 1 1 Tabel 3.5. 3.2.4. T Flip flop Flip flop T atau flip flop toggle adalah flip flop J K yag kedua masukaya (J da K) digabugka mejadi satu sehigga haya ada satu jala masuk. Karakteristik dari flip flop ii adalah kodisi keluara aka selalu toggle atau berlawaa dega kodisi sebelumya apabila diberika masuka logika 1. Semetara itu kodisi keluara aka tetap atau sama dega kodisi keluara sebelumya bila diberi masuka logika 0. Gambar 3.9. Iput Output T Q +1 0 Q 1 Q Tabel 3.6. D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 8
3.2.5. Register Register adalah ragkaia logika yag diguaka utuk meyimpa data. Dega kata lai, register adalah ragkaia yag tersusu dari satu atau beberapa flip flop yag digabugka mejadi satu. Flip flop disebut juga sebagai register 1 bit. Jadi utuk meyimpa 4 bit data, register harus terdiri dari 4 buah flip flop. Utuk meyimpa data pada register, dapat dilakuka dega dua cara : 1. Disimpa secara sejajar (Parallel I) : Pada cara ii semua bagia register atau masig masig flip flop diisi (dipicu) pada saat yag bersamaa. 2. Disimpa secara seri (Serial I) : Pada cara ii, data dimasukka bit demi bit mulai dari flip flop yag palig ujug (dapat dari kiri atau dari kaa), da digeser sampai semuaya terisi. Bila data digeser dari kaa kekiri disebut Register geser kiri (Shift Left Register), sebalikya bila data digeser dari kiri kekaa disebut Register geser kaa (Shift Right Register). Register selai diguaka sebagai peyimpa data, juga serig diguaka sebagai Couter (lihat modul 2.2.6) da operasi bilaga / ALU (lihat modul 3). Seperti pada peyimpaa data, utuk megeluarka data juga dapat dilakuka dega dua cara : 1. Dikeluarka secara sejajar (Parallel Out) 2. Dikeluarka secara seri (Serial Out) Parallel I Parallel Out (PIPO) Perhatika gambar berikut : Gambar 3.10. D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 9
A, B, C, da D adalah siyal masuka. Saat clock (pemicu) diaktifka (Logika 1), maka data yag ada aka dikeluarka secara bersama sama ke Q3, Q2, Q1, da Q0. Saat clock kembali tidak dipicu (Logika 0), maka apapu masukaya, keluara Q aka tetap. Serial I Serial Out (SISO) Perhatika Gambar berikut : Gambar 3.11. Saat siyal clock diberika pertama kali, data dari Si masuk ke flip flop A, pada saat clock kedua, data dari flip flop A masuk ke flip flop B, demikia seterusya, sampai keluar ke So. Jadi pada register SISO utuk membaca data pertama kali dibutuhka jumlah clock yag sama bayak dega jumlah flip flop yag ada pada register (dalam hal ii adalah empat). Parallel I Serial Out (PISO) Gambar 3.12. D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 10
Serial I Parallel Out (SIPO) Gambar 3.13 D3 TKJ (Tekik Komputer da Jariga) Departeme Pedidika Nasioal 11