Analisa Model Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring Road Utara, Condong Catur, Sleman, Yogyakarta Indonesia 1 ferrywahyu@gmail.com I. Pendahuluan Analisa model bertujuan untuk melihat kemampuan kerja sistem dalam suatu pekerjaan. Sistem ini merupakan sistem kompleks, dan bisa dikatakan dasar suatu sistem. Ada banyak jalur yang menghubungkan berbagai jenis perangkat dan memori pada sistem jaringan proses pengiriman dan penerimaan data yang dilakukan oleh switch. Jika inti sistem, jalur data, atau switch tidak memiliki kapasitas cukup, maka akan banyak antrian data yang akan diproses, atau data yang akan dikirim, sehingga tingkat kualitas kerja suatu sistem akan menurun. Analisa sistem berfungsi untuk menetapkan kerja dan banyaknya antrian. Setiap sumber pada sistem ditugaskan untuk menyelesaikan pekerjaannya dalam waktu yang telah ditentukan. Waktu pelaksanaan dapat tetap pada sumber yang bersifat khusus atau digambarkan dengan kemampuan untuk mengirimkan suatu fungsi berdasarkan banyaknya waktu yang diperlukan. Masukan eksternal pada sistem member tugas sistem penerima didalamnya untuk selalu mengecek data yang telah masuk. Analisa model juga diperlukan untuk menentukan bagaimana sistem dapat selalu terhubung. Jika sistem sedang sibuk, maka ketika data baru datang, sistem dapat menentukan data yang menjadi prioritas untuk diproses terlebih dulu. Untuk menjalankan sistem ini, biasanya digunakan suatu sistem kontrol atau sebuah protokol penggunaan sistem protokol dalam mengendalikan interupsi agar sistem bekerja lama. Proses kedatangan data memerlukan peningkatan kapasitas antrian, memanggil fungsi yang bertugas menunggu proses kedatangan data berikutnya, dan memanggil fungsi lain untuk menyempurnakan proses penerimaan data. Hal tersebut dapat mengurangi antrian data dan jika sudah tidak ada antrian lagi, maka dapat dipanggil fungsi lain untuk mengecek dan melengkapi data yang telah diterima.
II. Sistem Model Behavioral Perancang memanfaatkan perilaku suatu sistem untuk membuat algoritma. Dengan mengetahui perilaku sistem, akurasi sistem dapat diatur, tetapi waktunya tergantung pada sistem. Selama perilaku model tersebut masih akurat, maka perancang tidak bisa membuat sendiri model yang dapat menggambarkan proses suatu sistem dalam satu siklus. Perilaku fungsi dapat diaplikasikan pada model register transfer logic (RTL). III. Sistem Model RTL Sistem model RTL merupakan salah satu sistem model yang sangat lengkap dan memiliki tingkat verifikasi sistem. Perancang membuat model RTL untuk diimplementasikan pada rancangan subsistem. Penggunaan sistem ini harus mengikuti gaya pemodelan sintesis dan harus menggunakan hirarki. IV. Gaya Pemodelan Sintesis Synthesis tool tidak dapat digunakan untuk menentukan perilaku suatu sistem, karena adanya kebebasan pewaktuan. Agar sistem dapat besifat synthesis, maka dbuat pemodelan setiap siklus clock. Di satu sisi, RTL dapat mendeskripsikan suatu operasi yang sama lebih rinci, selain itu, dapat mengendalikan sinyal dan menentukan waktu siklus yang digunakan. Di sisi lain, jika model ini digunakan sebagai synthesis tool, maka tingkat model tersebut tidak boleh terlalu rendah. Synthesis tool dapat diimplementasikan dalam bentuk gerbang HDL yang bekerja sebagaimana RTL. Manfaat fleksibilitas tool ini adalah dapat digunakan untuk merancang tingkat yang tertinggi dari suatu sistem. Perancang dapat memilih implementasi yang berbeda untuk setiap synthesis yang digunakan, sehingga implementasinya dapat berjalan secara optimal. Pemodelan pada tingkat tinggi membolehkan synthesis tool membuat implementasi pada tingkat tinggi tanpa batas. Dengan tanpa batas, membuat pengeluarannya akan tidak optimal. Pemodelan pada tingkat rendah membuat suatu sistem yang dapat diprediksi, namun pemodelan pada tingkat bawah memerlukan waktu yang banyak dan kurang memberikan pengaruh pada simulasi. V. Hirarki Rancangan Alasan menggunakan hirarki perancangan adalah :
Clock domain, Synthesis tool dapat menangangani banyak clock pada satu periode. Jika rancangan mempunyai clock dengan periode yang berbeda, maka rancangan perlu dibagi dengan clock domain, sehingga logiknya mempunyai domain yang berbeda, dapat disynthesis dan dioptimalkan secara terpisah. Keperluan design for test (DFT), bagian perancangan menggunakan jenis berbeda dari penyimpan (misal edge-sensitive atau level-sensitive), atau skema clock yang berbeda (single phase clock atau two phase clock), kemudian rancangan perlu dibagi, sehingga penyisipan logic test dapat ditampilkan dengan baik pada bagian yang berbeda dari rancangan. Datapath dan logic control terpisah satu sama lain dari fasilitas sharing resources untuk operasi yang rumit dan dari penggunaan datapath generator. Resources sharing, rancangan harus sebanyak mungkin dibagi, sehingga share logic tidak digandakan sebagian dari rancangan. Optimalisasi critical path, pembagian rancangan mampu memfasilitasi critical path. Jika dimungkinkan, masukan atau keluaran harus diregistrasi untuk membantu pendefinisian timing budget dan pembuatan masukan dan kebutuhan waktu keluaran. VI. Rancangan Datapath Pada rancangan tingkat sistem, pemakaian datapath umumnya terbatas, fungsi chip mempunyai kinerja tinggi seperti digital signal processing (DSP). Fungsi komputasi tingkat tinggi secara umum membutuhkan metodologi custom design. Walaupun sebagian tipe ini, chip berkomputasi data tinggi dirancang pada sebagian dari porsi ASIC. Banyak iterasi di bagian ASIC atau IP dari sistem perancangan terjadi secara wajar dan tidak tergantung dari porsi datapath custom. Datapath design memungkinkan untuk diselesaikan pada sistem tingkat perancangan. Namun, kemampuan fisik terbuka untuk mengikuti integrasi tingkat sistem pada chip. Datapath menjadi kebutuhan umum dari beberapa aplikasi IC, dengan tren lanjut dari perancangan yang mempunyai kinerja tinggi, komputasi intensif pada chip, kenaikan tingkat sistem terintegrasi pada chip, penampilan dari datapath dalam rancangan chip yang semakin lama semakin rumit.
Metode yang paling efektif dalam memaksimalkan kinerja datapath adalah dengan mengefektifkan pengaturan fungsi datapath yang tepat. Pada tingkat arsitektur, perancang memiliki kemampuan dan kontrol pada kinerja rancangan. Misal, keputusan arsitektur mungkin perlu memutuskan jumlah kebutuhan pipeline untuk menspesifikasi kinerja ataukah fungsi datapath harus dibagi ke dalam multiple datapath dalam menentukan spesifikasi kinerja. Rancangan datapath didistribusikan dari waktu yang digunakan perancang dalam membagi arsitektur dan kerja antara perancangan IC dengan implementasi perancangan fisik, yang sedikit terpengaruh pada fase. Sehingga, total langkah perancangan dari konsep ke layout, adalah 10 persen untuk arsitektur, 10 persen utnuk perancangan IC, dan 80 persen untuk layout fisik dan verifikasi. VII. Teknologi Capture Design Teknologi capture design dapat dibagi menjadi beberapa kategori, yaitu : Bahasa pemrograman C or perl digunakan untuk model sistem, yang bertujuan untuk verifikasi kinerja dan algoritma. Model rancangan dalam C atau perl dieksekusi lebih cepat daripada HDL, dan mempunyai fasilitas eksperimen perancangan lebih lengkap. HDL digunakan untuk model implementasi RTL, yang bertujuan untuk membuat model behavior dari rangkaian elektronika pada setiap siklus clock. Bahasa pemrograman yang dibutuhkan untuk hardware decription language adalah verilog dan VLSI hardware (VHDL) yang mempunyai kekuatan pemodelan, walaupun VHDL adalah standar pemerintah US. High-Level design tool Blok diagram editor Grafik editor ini digunakan perancang untuk memvisualisasikan arsitektur sistem ataupun subsistem. Perancanga dapat menambahkan fungsional atau deskripsi algortima untuk subsistem atau subblok dalam blok diagram. Language-sensitive editor Teks editor disediakan untuk membantu pemodelan menggunakan bahasa pemograman, untuk mengerti sintaks dan semantik yang benar dari bahasa yang digunakan, dan dapat mensarankan dan memperlihatkan kesalahan suatu rancangan.
Alat visualisasi Pada level tinggi, alat aplikasi visualisasi sangat diperlukan dalam analisa rancangan. HDL generator HDL generator merupakan alat yang dapat membuat sebuah deskripsi HDL dari tingkat model sistem. Daftar Pustaka Browy, C., Gullikson G., Indovina M., 1997, A Top-Down Approach Design to IC Design, Free published. Pratt, G. and Jarett, J., 2001, Top-Down Design Methods Bring Back The Useful Schematic Diagram, Mentor Graphics Corp. Stan, M., Cabe, A., Ghosh, S., Qi Z., 2007, Teaching Top-Down ASIC/SoC Design vs Bottom-Up Custom VLSI, IEEE International Conference on Microelectronic Systems Education (MSE 07)