BAB V OUTPUT FORMING LOGIC OBYEKTIF : - memahami fungsi output forming logic - mampu menggunakan fungsi output forming logic untuk merancang rangkaian digital yang lebih kompleks 5.1 Output Forming Logic Output forming logic hampir sama dengan translasi pada counter akan tetapi Output forming logic mempunyai fungsi lebih untuk perancangan yang glitch-free dan di gunakan untuk masukan yang lebih kompleks ke suatu dekoder yang merupakan basis rangkaian digital berdasarkan output. Sebagai contoh penggunaan 3 bit sebagai kombinasi output dimana 3 bit membangkitkan (generate) single output atau multiple output. Counter mod 6 glitch free dengan keluaran sederetan angka 0, 1, 2, 3, 4 dan 5 dapat dibuat dengan menentukan output forming logic dengan menggunakan karnaugh map. Akan tetapi sebelumnya tentukan terlebih dahulu tabel translasi seperti yang terlihat pada tabel 5.1. Tabel 5.1 : tabel kebenaran Langkah selanjutnya baru membuat karnaugh map untuk X, Y dan Z seperti yang terlihat pada gambar 5.1. 61
Gambar 5.1 : peta karnaugh 5.2 Komponen-komponen Output Forming Logic Pada bagian ini akan dijelaskan beberapa rangkaian-rangkaian pembangkit pulsa pada output forming logic. Perhatikan gambar 5.2 dan gambar 5.3. a 00 d 10 X SB SC b 01 c 11 Y SB SC Gambar 5.2 : state diagram Clock A B COUNT 01 11 10 00 01 11 10 00 01 11 10 00 X Y Gambar 5.3 : timing diagram 62
Beberapa rangkaian untuk membangkitkan pulsa untuk output forming logic dapat dilihat pada gambar 5.4. 63
Gambar 5.4 : Rangkaian pembangkit pulsa output forming logic 64
Definisi-definisi transisi state : SB : State beginning SE : State End DSB : Delayed State Beginning DSE : Delayd State End DDSE : Double Delayed State End Sebagai contoh dapat dilihat perancangan state diagram pada gambar 5.5 yang kemudian di translasi ke state translasi. a 000 c 001 0 R 1 b 100 W SB SC Y DSB DSE d 010 e 101 X DSB SE Z DSB SE Gambar 5.5 : state diagram Tabel 5.2 : State Translasi Present R Next D A D B D C W X Y Z 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 65
Dari tabel translasi dibuat K-map untuk menentukan persamaan rangkaian logikanya. AB CD D A =... AB CD D B =... AB CD D C =... Persamaan-persamaan yang diperoleh dari K-map digambar pada Schematic editor dan disimulasikan sehingga dapat diketahui kebenaran perancangan rangkaian digital yang telah dilakukan. 66
W D Q D Q D Q C Q C Q C Q Clock R Gambar 5.6 : Rangkaian digital 5.3 Perancangan Rangkaian Digital mesin jamu pilih Pada bagian ini akan dibahas suatu projek kecil yaitu membuat rangkaian digital suatu mesin jamu pilih, dengan permasalahan sebagai berikut : Perancangan mesin jamu pilih atau mesin penjual jamu, dimana pembeli dapat memilih 4 jenis jamu, yaitu jamu gadis remaja, srikaton. awet ayu, dan galian rapet yang merupakan jamu-jamu perusahaan Nyonya Meneer. Jamu-jamu ini masing-masing berharga Rp. 1.000,- dan mesin ini dapat menerima uang logam Rp. 500,- ataupun uang logam Rp. 1.000,-. Dan jika pembeli ingin membatalkan transaksi meskipun telah memasukkan uang logamnya masih dapat dilakukan dan pembeli mendapatkan uang logamnya kembali. Dari permasalahan diatas ada beberapa tahap atau proses perancangan yang harus dilakukan, pertama-tama dilakukan pengidentidikasian masalah. Dimana ditentukan input dan output dari rangkaian. Kemudian dilakukan pengidentifikasian state atau keadaan dilanjutkan dengan penggambaran state diagram. Dari state diagram dapat ditentukan tabel kebenaran. Dengan bantuan K-map dapatlah dibentuk persamaan aljabar Boolean tersederhana untuk sebagai masukan pada D-flip-flop atau disebut sebagai Input forming Logic (IFL), setelah menentukan jenis gelombang outputnya dapat ditentukan output 67
forming logic (OFL). Proses selanjutnya menggambarkan hasil persamaan rangkaian digital yang diperoleh dan mensimulasikan rangkaian tersebut. Hasil simulasi dianalisa apakah rangkaian yang telah dibuat sesuai dengan yang diharapkan. 5.3.1 Identifikasi masalah Permasalahan pada mesin jamu pilih dapat di nyatakan sebagai berikut: Sebagai input dinyatakan dengan : - tidak ada kegiatan TA - untuk pengembalian D - memasukkan uang logam Rp. 500,- E - memasukkan uang logam Rp. 1.000,- F - memilih jamu gadis remaja G - memilih jamu srikaton H - memilih jamu awet ayu I - memilih jamu galian rapet J Sebagai output dinyatakan dengan : - mengeluarkan uang kembali V - mengeluarkan jamu gadis remaja W - mengeluarkan jamu srikaton X - mengeluarkan jamu awet ayu Y - mengeluarkan jamu galian rapet Z 5.3.2 Identifikasi State Keadaan-keadaan dengan kemungkinan-kemungkian : State a : 1. tidak ada kegiatan, menuju kembali ke state a 2. memasukkan uang Rp. 500,- menuju ke state b 3. memasukkan uang Rp. 1.000,- menuju ke state c State b : 1. tidak ada kegiatan, menuju kembali ke state a 2. menekan tomobol input uang kembali, menuju ke state d 3. memasukkan uang Rp. 500,-menuju ke state c 68
State c : 1. tidak ada kegiatan, menuju kembali ke state c 2. menekan tombol input uang kembali, menuju ke state b 3.menekan tombol pilihan bahan I, mesin mengeluarkan bahan I, kemudian kembali ke state a 4.menekan tombol pilihan bahan II, mesin mengeluarkan bahan II, kemudian kembali ke state a 5.menekan tombol pilihan bahan III, mesin mengeluarkan bahan III, kemudian kembali ke state a 6.menekan tombol pilihan bahan IV, mesin mengeluarkan bahan IV, kemudian kembali ke state a State d : 1. uang keluar, dan kembali ke state a 5.3.3 State diagram Dari keadaan ini, maka dapat digambarkan state diagram di bawah ini : 69
5.3.4 tabel kebenaran Dan tabel kebenarannya adalah sebagai berikut : PRESENT INPUT NEXT A B C DA DB DC V W X Y Z 5570
5.3.5 Pembentukan Input Forming Logic (Ifl) D A AB C 00 01 11 10 0 1 D B AB C 00 01 11 10 0 1 D C AB C 00 01 11 10 0 1 Dengan melakukan penyederhanaan yang dilakukan dengan mempergunakan K-map akan diperoleh persamaan Input Forming Logic,yaitu input pada D-flip-flop. Selain D- flip-flop. Selain D-flip-flop dapat juga dipergunakan JK-flip-flop. Sehingga di peroleh : D A =... D B =... D C =... 5.3.6 Output Forming Logic Sebagai Output Forming logic (OFL) dipilih gelombang DSB SE karena rangkaian untuk menghasilkan gelombang output forming logic ini sederhana, yaitu hanya mempergunakan gerbang AND. 71 55
Langkah selanjutnya menentukan persamaan rangkaian dari output forming logic. 5.3.7 Schematic Editor mesin jamu pilih editor. Persamaan yang diperoleh dari output forming logic di gambar pada schematic 5.3.8 Simulasi rangkaian mesin jamu pilih Gambar schematic editor di simulasikan. 5.3.9 Analisa hasil rangkaian Analisa hasil simulasi apakah telah sesuai dengan permasalahan yang telah ditentukan. 72 56