Output. Input R.Kombinasi Onal. Flip-Flop. Pulsa Clock. Pulsa Clock

Transkripsi

1 XII. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PENDAHULUAN Input R.Kombinasi Onal Pulsa Clock Flip-Flop Output Pulsa Clock

2 B. LATCHES 1. RS FF =Reset Set Flip -Flop =Bistable Simbol RS FF =One Bit Memory S R RS - FF

3 Komponen RS FF a.gerbang NAND S R Tabel kebenaran I N P U T O U T P U T R S n n

4 b. Gerbang NOR R S Tabel kebenaran I N P U T O U T P U T R S n n

5 2. CLOCKED RS - FF Simbol S Clk R Diagram logika S Clk R RS - FF

6 Tabel kebenaran I N P U T O U T P U T S R n x x x n = indeterminate = PS (Present State) n+1 = NS (Next State) Persamaan karakteristik n + 1 = S + R S R = 0

7 3. DATA FF ( D FF ) Simbol D Clk D - FF Diagram logika S Clk

8 Tabel kebenaran I N P U T O U T P U T Persamaan karakteristik 4. TOGGLE FF (T FF ) Simbol n D n n + 1 = D D Clk T - FF

9 Diagram logika T Clk Tabel kebenaran I N P U T O U T P U T T n Persamaan karakteristik n + 1 = T + T

10 5. JK -FF Simbol J Clk K Diagram logika JK - FF J Clk K

11 Tabel kebenaran I N P U T O U T P U T n J K n Persamaan karakteristik n + 1 = J n + K n

12 XIII. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PROSEDUR PERANCANGAN RANGKAIAN SEKUENSIAL SINKRON 1. Nyatakan diagram keadaan (State diagram), diagram waktu/alir dalam bentuk tabel present state dan next state, kemudian merubah tabel tersebut menjadi tabel eksitasi. 2. Memilih jenis FF untuk menentukan persamaan moore atau meely atau eksitasi dengan metode peta K. 3. Menggambar rangkaian sekuensial sinkron yang dihubungkan sistem clock ke semua FF agar semua serempak terkontrol.

13 CONTOH 1 Rancang rangkaian sekuensial sinkron menggunakan JK-FF untuk state tabel sbb. Present State Next State A B X = 0 X = 1 A B A B

14 LANJUTAN Tabel eksitasi dengan JK -FF PS INPUT NS A B X A B JA KA INPUT JK - FF 0 X 0 X 1 X 0 X X 0 X 0 X 0 X 1 JB KB 0 X 1 X X 1 X 0 0 X 1 X X 0 X 1

15 Lanjutan.. Persamaan karakteristik JA =BX JB =X KA =BX Gambar rangkaian logika A A B KB =(AX) +AX =(A X) B K A J K B J CLK X

16 B. PROSEDUR ANALISIS RANGKAIAN SEKUENSIAL SINKRON 1. Tentukan variabel keadaan Flip - Flop 2. Tentukan persamaan eksitasi Flip-FlopFlop 3. Persamaan output Next State dapat diperoleh dari tabel dan persamaan karakteristik (D FF, T FF, JK FF dan RS FF) 4. Tentukan peta -K tabel transisi menggunakan 5. Buat diagram keadaan (state Diagram)

17 Contoh. Analisa dan buatlah diagram keadaan untuk rangkaian logika sbb. X D1 Y 1 Z D-FF 1 Y 1 D 2 Y 2 D-FF 2 Y 2 CLOCK

18 Lanjutan.. Persamaan eksitasi D 1 =Y 1 Y 2 X D 2 =X+Y 1 Y 2 Z =Y 1.Y 2.X Persamaan output Next State (Ingat persamaan karakteristik untuk D FF ( n +1 =D) Y 1 ( n+1)=d 1 =Y 1 Y 2 X Y 2 ( n+1)=d 2 =X+Y 1 Y 2

19 Lanjutan.. Tabel Transisi Y 1 Y 2 /X 0 1 Y 1 Y 2 /X , 0 11, 0 00, 0 00, 0 Z 01, 0 01, 0 01, 0 01, 0 Y 2 ( n + 1) Y 1 ( n + 1) a 00 a, 0 b, 0 b 01 c, 0 b, 0 c 11 a, 0 b, 0 d 10 a, 0 b, 0

20 STATE DIAGRAM 0/0 1/0 a 0/0 1/0 b 1/1 0/0 1/0 d State redudant (keadaan berlebih) 0/0 c

21 Contoh 2. Analisa dan buatlah diagram keadaan untuk rangkaian logika sbb. X Y 1 J 1 Z K 1 Y 1 J 2 K 2 Y 2 Y 2 CLK

22 Jawab. Langkah 1/2 Variabel keadaan J 1 =Y 2(n) X pers. Eksitasi K 1 =Y 2(n) J 2 =X K 2 =X input Z =Y 1(n) Y 2(n) output

23 Langkah 3 Pers. Output NS (JK FF) n+1 = n K + n Y 1(n+1) =Y 1(n) (Y 2(n) ) +Y 1(n) Y 2(n) X =Y 1(n) Y 2(n) +(Y 1(n) ) Y 2(n) X Y 2(n+1) =Y 2(n) (X) +Y 2(n) X =Y 2(n) X+(Y 2(n) ) X =X

24 Langkah 4 Peta K tabel transisi Y 1n Y 2n /X /X X = 0 X = ,0 01, ,0 11, ,0 11, ,1 01,0 Y 1 Y 2 X 0 1 a a,0 b,0 b a,0 c,0 c d,0 c,0 d a,1 b,1 Y 1(n+1) Y 2(n+1) Z

25 Langkah 5 Diagram keadaan 0/0 0/0 1/0 a 0/1 b 1/1 d 1/0 c 0/0 1/0

26 Latihan. Buat diagram rangkaian sekuensial sinkron X D 1 Y 1 Y 1 D 2 Y 2 Y 2 CLK Z

27 Jawaban. X 0/0 Z 1/0 00 0/1 10 1/0 0/1 0/1 1/0 01 1/0 11

28 C. HDL UNTUK RANGKAIAN SEKUENSIAL SINKRON Behavioral Modelling Initial Always

29 XIV. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PENYEDERHANAAN KONDISI ( STATE REDUCTION ) State reduction adalah prosedur untuk melakukan penyederhanaan didasarkan pada algoritma bahwa dua keadaan (state) dalam tabel keadaan (state table) dapat digabungkan menjadi satu, jika dapat ditunjukkan bahwa mereka sama. Dua keadaan (state) disebut sama jika untuk setiap kombinasi input yang mungkin menghasilkan output sama menuju ke keadaan berikut (next state) yang sama

30 B. ALGORITMA STATE REDUCTION State Diagram State Table Implication Table State Table Hasil Reduksi State Diagram Hasil Reduksi

31 CONTOH 1 Diinginkan state diagram ini dapat di sederhanakan state/kondisinya. a 0/0 b 1/1 1/0 0/1 c 0/1 1/1 d 0/0 e 1/0 1/1 0/1 State Diagram

32 Lanjutan Jawab Present State a b c d e Next State Output X = 0 X =1 X = 0 X = 1 b e c b e d c b d c State Table

33 Lanjutan b c d e X X v X X X v X X X X = Kondisi State yang tidak sama V = Kondisi State yang sama Dari Implication table diperoleh State reduction sbb. (a,d )(b,e )(c)atau a=d b=e

34 Lanjutan.. Present State a b c Next State X = 0 X =1 b b c a c b Output X = 0 X = State Table Hasil Reduksi

35 Lanjutan.. 1/1 a 0/0 0/1 c 1/0 b 0/1 State Diagram Hasil Reduksi