BAB IV IMPLEMENTASI DAN VERIFIKASI PADA FPGA Pada bab ini akan dibahas tentang implementasi perangkat pengendali digital pada FPGA. Hasil desain menggunakan kode Verilog HDL dikompilasi menggunakan tool Quartus II v6.0, kemudian di download pada Altera UP2 Education Boad atau tepatnya pada chip EPF10K70RC240-4 yang mengandung 70.000 programmable logic gate. Selanjutnya dilakukan proses verifikasi sirkuit yang merupakan proses pengujian hasil desain perangkat pengendali digital pada UP2 board. IV.1 Implementasi pada FPGA Pada arsitektur FPGA terdapat beberapa blok utama atau sel yaitu Embedded Array Blocks (EAB), Embedded Cells (EC), Logic Array Block (LAB) dan Logic Cell (LC). Perangkat pengendali digital kemudian diimplementasikan pada blok dan sel tersebut. Tabel 4.1 memperlihatkan hasil implementasi perangkat pengendali digital pada chip EPF10K70RC240-4. Tabel 4.1 Penggunaan recources pada FPGA untuk implementasi pengendali digital. Nama Resource Total Penggunaan Persentase I/O pins Logic Cells Embedded Cells Embedded Array Block 58/189 1.424/3.744 0/72 0/9 31 % 38 % 0 % 0 % Pada chip EPF10K70RC240-4 terdapat 9 EAB dimana setiap EAB terdiri atas 8 EC, sehingga terdapat 72 EC pada chip EPF10K70RC240-4. EAB dan EC tidak digunakan dalam implementasi pengendali digital. Dalam arsitektur chip EPF10K70RC240-4 terdapat 9 baris (A-I) dan 52 kolom yang merepresentasikan LAB, sehingga terdapat 468 LAB pada EPF10K70RC240-4. Setiap LAB terdiri atas 8 LC sehingga secara total terdapat 3.744 LC. Pada implementasi pengendali digital digunakan 1.424 LC atau 38 % dari total jumlah LC untuk membangun perangkat pengendali digital. 36
37 IV.2 Verifikasi pada FPGA Setelah pengendali digital diimplementasikan pada FPGA, langkah selanjutnya adalah menguji perangkat tersebut pada Altera UP2 Education Board. Pada UP2 board terdapat 2 buah chip yaitu EPM7128S dan EPF10K70RC240-4. Hasil perancangan perangkat pengendali digital akan di download dan diuji pada chip EPF10K70RC240-4 yang terlihat pada Gambar 4.1 berada di sebelah kanan. Fitur yang disediakan UP2 board untuk FLEX10K antara lain adalah 2 buah Push Button, DIP Switch yang terdiri atas 8 saklar, serta tampilan seven-segment 2 digit. Gambar 4.1 Altera UP2 Education Board. Strategi yang digunakan untuk melakukan verifikasi sirkuit pengendali digital adalah dengan menggunakan fitur yang disediakan oleh UP2 board dan menambahkan modul-modul yang diperlukan dalam proses verifikasi. Fungsi dari masing-masing modul dan fitur yang digunakan yaitu 1. Digital PID Controller, sebagai objek pengujian atau sebagai Unit Under Test (UUT) 2. Test Vector Stimulator, merupakan tes vektor yang berfungsi untuk memberikan pola feedback signal yang akan diujikan untuk keempat bentuk pengendali 3. RAM 32 byte, tempat untuk menyimpan hasil pengujian berupa pola control signal yang merupakan keluaran dari pengendali digital, masing-masing alamat RAM akan menyimpan data control signal untuk setiap periode sampling 4. Pengatur set point, berfungsi untuk mengubah nilai set point dengan rentang nilai 10 100 dalam kelipatan 10
38 5. Pengatur Kp, berfungsi untuk mengubah nilai Kp dengan rentang nilai 0-15,9 dalam kelipatan 0,1 6. Pengatur Ti, berfungsi untuk mengubah nilai Ti dengan rentang nilai 0-10 dalam kelipatan 0,1 7. Pengatur Td, berfungsi untuk mengubah nilai Ti dengan rentang nilai 0-1 dalam kelipatan 0,1 8. Pengatur T, berfungsi untuk memberikan konstanta waktu sampling. Ada 3 waktu sampling yang dapat dipilih yaitu 0,125 s, 0,25 s, dan 0,5 s 9. Clk divider, merupakan pembagi clock. Frekuensi yang disediakan adalah 3,150 MHz, 8 Hz, 4 Hz, dan 2Hz. Pemilihan waktu sampling ditentukan dari nilai keluaran modul Pengatur T 10. Push Button 1 (PB1) dan Push Button 2 (PB2), berfungsi untuk menaikkan dan menurunkan nilai dari set point, Kp, Ti, Td, dan T serta mengatur alamat RAM yang isinya akan ditampilkan pada seven-segment 11. tampilan Seven-Segment, berfungsi untuk menampilkan data pada setiap alamat RAM, serta nilai dari set point, Kp, Ti, Td dan T 12. Switch, yang memiliki 8 saklar yang masing-masing fungsinya adalah : - Switch1, berfungsi untuk mengaktifan pengubahan nilai set point serta menampilkannya pada seven-segment - Switch2, berfungsi untuk mengaktifan pengubahan nilai Kp serta menampilkannya pada seven-segment - Switch3, berfungsi untuk mengaktifan pengubahan nilai Ti serta menampilkannya pada seven-segment - Switch4, berfungsi untuk mengaktifan pengubahan nilai Td serta menampilkannya pada seven-segment - Switch5, berfungsi untuk mengaktifan pengubahan nilai T serta menampilkannya pada seven-segment - Switch6, berfungsi sebagai saklar on-off - Switch7, berfungsi untuk mengaktifan pengubahan tampilan data yang disimpan oleh RAM 32 byte disetiap alamatnya pada seven-segment - Switch8, berfungsi sebagai saklar reset
39 Nilai Kp dapat diubah dengan rentang nilai 0-15,9. Berarti penguatan proporsional maksimum yang dapat diberikan sebesar 15,9 atau seluruh skala nilai yang dapat digunakan dengan representasi data 8 bit fixed point. Nilai Ti dan Td diberi batas 0-10 dan 0-1 karena nilai Ti dan Td dipengaruhi oleh waktu sampling. Jika nilai Ti terlalu besar akan menyebabkan penguatan integral menjadi sangat kecil. Sedangkan jika nilai Td terlalu besar akan menyebabkan nilai penguatan derivatif akan menjadi sangat besar pula. Pemberian nilai konstanta dalam kelipatan 0,1 tujuannya adalah agar pengguna dapat melakukan penalaan konstanta secara halus. wr_en wr_addr Test Vector Stimulator feedback signal Digital PID Controller (UUT) control signal RAM 32 byte rd_data PB1 counter rd_addr PB2 Pengatur set point set point Switch Pengatur Kp Kp Pengatur Ti Ti Pengatur Td Td Decoder Pengatur T T Clk Clk divider ClkT Sevensegment Gambar 4.2 Konfigurasi yang digunakan pada proses verifikasi sirkuit. Pada proses pengujian, masukan Clock divider berasal dari sumber frekuensi yang telah disediakan oleh UP2 board yaitu 25,175 MHz. Clock divider menghasilkan frekuensi clock yang baru untuk digunakan pada modul Test Vector Stimulator serta modul Unit Under Test (UUT). Test Vector Stimulator akan memberikan masukan tes vektor demikian juga dengan masukan set point, Kp, Ti, Td dan T yang kemudian diaplikasikan pada masukan UUT. Pengendali digital akan memberikan respon terhadap semua masukan yang ada dan nilainya akan disimpan pada RAM 32 byte. Sinyal keluaran dapat diperiksa pada RAM dengan menggunakan switch, PB1 dan PB2 sehingga hasil pengujian dapat dikomparasi.
40 Tabel 4.2 Hasil verifikasi untuk pengendali P. INPUT Memory OUTPUT setpoint fdbksignal T Kp Ti Td Address cntrlsignal 00 00 02 20 00 00 00 00 32 00 02 20 00 00 01 64 32 10 02 20 00 00 02 44 32 20 02 20 00 00 03 24 32 24 02 20 00 00 04 1C 32 29 02 20 00 00 05 12 32 2A 02 20 00 00 06 10 32 2B 02 20 00 00 07 0E 32 2C 02 20 00 00 08 0C 32 2D 02 20 00 00 09 0A 32 2D 02 20 00 00 0A 0A 32 2D 02 20 00 00 0B 0A 32 2D 02 20 00 00 0C 0A 32 2D 02 20 00 00 0D 0A 32 2D 02 20 00 00 0E 0A 32 2D 02 20 00 00 0F 0A 32 2D 02 20 00 00 10 0A 32 2D 02 20 00 00 11 0A 32 2D 02 20 00 00 12 0A 32 2D 02 20 00 00 13 0A 32 2D 02 20 00 00 14 0A 32 2D 02 20 00 00 15 0A 32 2D 02 20 00 00 16 0A 32 2D 02 20 00 00 17 0A 32 2D 02 20 00 00 18 0A 32 2D 02 20 00 00 19 0A 32 2D 02 20 00 00 1A 0A 32 2D 02 20 00 00 1B 0A 32 2D 02 20 00 00 1C 0A 32 2D 02 20 00 00 1D 0A 32 2D 02 20 00 00 1E 0A 32 2D 02 20 00 00 1F 0A 120 100 80 feedback signal control signal (verifikasi) control signal (referensi) 60 40 20 0 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 Gambar 4.3 Grafik perbandingan data hasil verifikasi sirkuit untuk pengendali P dengan hasil simulasi pada MATLAB.
41 Tabel 4.3 Hasil verifikasi untuk pengendali PI. INPUT Memory OUTPUT setpoint fdbksignal T Kp Ti Td Address cntrlsignal 00 00 04 18 02 00 00 00 32 00 04 18 02 00 01 70 32 0F 04 18 02 00 02 99 32 1F 04 18 02 00 03 AA 32 2D 04 18 02 00 04 A7 32 38 04 18 02 00 05 96 32 3E 04 18 02 00 06 7F 32 3F 04 18 02 00 07 6B 32 3E 04 18 02 00 08 5A 32 38 04 18 02 00 09 55 32 35 04 18 02 00 0A 53 32 32 04 18 02 00 0B 55 32 30 04 18 02 00 0C 5A 32 2F 04 18 02 00 0D 5F 32 30 04 18 02 00 0E 66 32 32 04 18 02 00 0F 69 32 32 04 18 02 00 10 6C 32 32 04 18 02 00 11 6A 32 32 04 18 02 00 12 6A 32 32 04 18 02 00 13 6A 32 32 04 18 02 00 14 6A 32 32 04 18 02 00 15 6A 32 32 04 18 02 00 16 6A 32 32 04 18 02 00 17 6A 32 32 04 18 02 00 18 6A 32 32 04 18 02 00 19 6A 32 32 04 18 02 00 1A 6A 32 32 04 18 02 00 1B 6A 32 32 04 18 02 00 1C 6A 32 32 04 18 02 00 1D 6A 32 32 04 18 02 00 1E 6A 32 32 04 18 02 00 1F 6A 180 160 140 120 100 80 60 40 20 0 feedback signal control signal (verifikasi) control signal (referensi) 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 Gambar 4.4 Grafik perbandingan data hasil verifikasi sirkuit untuk pengendali PI dengan hasil simulasi pada MATLAB.
42 Tabel 4.4 Hasil verifikasi untuk pengendali PD. INPUT Memory OUTPUT setpoint fdbksignal T Kp Ti Td Address cntrlsignal 00 00 04 18 00 04 00 00 32 00 04 18 00 04 01 96 32 03 04 18 00 04 02 42 32 07 04 18 00 04 03 3A 32 0F 04 18 00 04 04 28 32 14 04 18 00 04 05 25 32 1A 04 18 00 04 06 1B 32 1F 04 18 00 04 07 15 32 23 04 18 00 04 08 10 32 28 04 18 00 04 09 07 32 2B 04 18 00 04 0A 06 32 2D 04 18 00 04 0B 04 32 2F 04 18 00 04 0C 01 32 31 04 18 00 04 0D FE 32 32 04 18 00 04 0E FE 32 33 04 18 00 04 0F FD 32 34 04 18 00 04 10 FB 32 35 04 18 00 04 11 FA 32 35 04 18 00 04 12 FB 32 35 04 18 00 04 13 FB 32 35 04 18 00 04 14 FB 32 34 04 18 00 04 15 FE 32 33 04 18 00 04 16 00 32 32 04 18 00 04 17 01 32 32 04 18 00 04 18 00 32 32 04 18 00 04 19 00 32 32 04 18 00 04 1A 00 32 32 04 18 00 04 1B 00 32 32 04 18 00 04 1C 00 32 32 04 18 00 04 1D 00 32 32 04 18 00 04 1E 00 32 32 04 18 00 04 1F 00 160 140 120 100 feedback signal control signal (verifikasi) control signal (referensi) 80 60 40 20 0-20 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 Gambar 4.5 Grafik perbandingan data hasil verifikasi sirkuit untuk pengendali PD dengan hasil simulasi pada MATLAB.
43 Tabel 4.5 Hasil verifikasi untuk pengendali PID. INPUT Memory OUTPUT setpoint fdbksignal T Kp Ti Td Address cntrlsignal 00 00 04 18 06 04 00 00 32 00 04 18 06 04 01 AF 32 17 04 18 06 04 02 45 32 1A 04 18 06 04 03 78 32 24 04 18 06 04 04 72 32 2A 04 18 06 04 05 7A 32 2F 04 18 06 04 06 79 32 32 04 18 06 04 07 79 32 34 04 18 06 04 08 77 32 35 04 18 06 04 09 74 32 37 04 18 06 04 0A 6C 32 36 04 18 06 04 0B 6D 32 35 04 18 06 04 0C 6B 32 34 04 18 06 04 0D 6A 32 33 04 18 06 04 0E 6B 32 32 04 18 06 04 0F 6A 32 32 04 18 06 04 10 6A 32 32 04 18 06 04 11 6A 32 32 04 18 06 04 12 6A 32 32 04 18 06 04 13 6A 32 32 04 18 06 04 14 6A 32 32 04 18 06 04 15 6A 32 32 04 18 06 04 16 6A 32 32 04 18 06 04 17 6A 32 32 04 18 06 04 18 6A 32 32 04 18 06 04 19 6A 32 32 04 18 06 04 1A 6A 32 32 04 18 06 04 1B 6A 32 32 04 18 06 04 1C 6A 32 32 04 18 06 04 1D 6A 32 32 04 18 06 04 1E 6A 32 32 04 18 06 04 1F 6A 200 180 160 140 120 100 80 60 40 20 0 feedback signal control signal (verifikasi) control signal (referensi) 1 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 Gambar 4.6 Grafik perbandingan data hasil verifikasi sirkuit untuk pengendali PID dengan hasil simulasi pada MATLAB.
44 Frekuensi kerja yang digunakan pada pengendali digital dalam proses verifikasi berasal dari Clk divider yaitu sebesar 3,150 MHz atau dengan periode 317,5 ns. Sedangkan frekuensi sampling yang digunakan bergantung pada besarnya konstanta T yang akan digunakan. Frekuensi sampling yang dapat digunakan adalah 8 Hz (T = 0,125 s), 4 Hz (T = 0,25 s), dan 2 Hz (T = 0,5 s). Proses verifikasi sirkuit dilakukan pada pengendali digital untuk setiap bentuk pengendali yaitu pengendali P, pengendali PI, pengendali PD dan pengendali PID. Masing-masing bentuk pengendali dilakukan sebanyak 3 kali pengujian untuk setiap waktu sampling 0,125 s, 0,25 s dan 0,5 s. Sehingga jumlah pengujian yang dilakukan adalah sebanyak 12 kali. Hasil verifikasi secara keseluruhan dicantumkan pada lampiran. Pada setiap hasil pengujian dapat dihitung tingkat kesalahan rata-rata. Tingkat kesalahan digunakan untuk mengetahui tingkat akurasi dari keluaran yang dihasilkan oleh pengendali digital untuk setiap bentuk pengendali yang digunakan. Persamaan yang digunakan adalah sinyal ref.- sinyal verifikasi sinyal ref. Kesalahan rata rata = 100% jumlah sampling Sehingga dari persamaan tersebut dapat ditentukan kesalahan rata-rata sinyal keluaran yang dihasilkan oleh masing-masing bentuk pengendali. Tabel 4.7 memperlihatkan nilai kesalahan rata-rata untuk setiap bentuk pengendali dan waktu sampling yang digunakan. Tabel 4.6 Hasil perhitungan nilai kesalahan rata-rata Bentuk Pengendali Waktu Sampling 0,125 s 0,25 s 0,5 s P 5,26 % 4,11 % 3,95 % PI 2,43 % 2,48 % 1,68 % PD 9,59 % 9,30 % 9,17 % PID 2,70 % 2,05 % 1,89 %
45 Hasil perhitungan tersebut memperlihatkan bahwa sinyal keluaran yang dihasilkan oleh pengendali digital sudah cukup baik. Selain itu pula, pola sinyal keluaran yang ditampilkan pada grafik hasil verifikasi, yaitu control signal, memiliki pola yang sama dan posisinya berhimpitan dengan pola sinyal keluaran referensi. Ini memperlihatkan bahwa pengendali digital telah berfungsi dengan baik. Pengaruh waktu sampling dapat dilihat pada grafik dari setiap hasil verifikasi yang telah dilakukan. Sebagai contoh adalah grafik hasil verifikasi pengendali P untuk setiap waktu sampling 0,125 s, 0,25 s dan 0,5 s. Semakin besar waktu sampling yang digunakan mengakibatkan respon sistem cenderung untuk berosilasi.