FAKULTAS TEKNIK UNIVERSITAS NEGERI YOGYAKARTA

Transkripsi

1 UNIVERSITAS NEGERI YOGYAARTA LAB SHEET TENI DIGITAL Semester 3 FLIP - FLOP 4 X 6 Menit No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal dari 8. ompetensi Memahami cara kerja rangkaian - F-F 2. Sub ompetensi Memahami cara kerja rangkaian dan sifat-sifat - F-F Memahami cara kerja rangkaian dan sifat kerja Master-Slave - F-F 3. Dasar Teori Gambar memperlihatkan salah satu cara untuk membangun sebuah flip-flop -, dan disebut masukan pengendali karena menentukan apa yang dilakukan oleh flip-flop pada saat suatu pinggiran pulsa positif tiba. lonceng S RS latch R Gambar. Rangkaian flip-flop Cara kerja rangkaian di atas dapat dijelaskan sebagai berikut. Pada saat dan keduanya, R dan S pasti bernilai -, sehingga tetap pada nilai terakhirnya. Pada saat rendah dan tinggi, gerbang atas tertutup (S bernilai ), maka tidak terdapat kemungkinan untuk mengeset flip-flop. Bila tinggi ( = ) dan lonceng =, gerbang bawah (lonceng AND AND ) akan melewatkan pemicu reset (R = ) yang akan menyebabkan menjadi rendah adi = dan = berarti lonceng = akan mereset flip-flopnya ( = ), bila sebelumnya tinggi. Pada saat tinggi dan rendah, maka tidak terdapat kemungkinan untuk mereset flipflop ((karena R pasti bernilai ). Bila rendah ( = dan = ) dan lonceng =, gerbang atas (lonceng AND AND ) akan melewatkan pemicu set (S = ) yang akan menyebabkan menjadi tinggi adi = dan = berarti lonceng = akan mengeset flip-flopnya ( = ), bila sebelumnya rendah. Pada saat dan keduanya tinggi, dapat mengeset atau mereset flip-flopnya, tergantung kondisi sebelumnya. Bila tinggi ( = ) dan lonceng =, gerbang bawah akan melewatkan pemicu reset (R = ) yang akan menyebabkan menjadi rendah. Herlambang SP tanpa ijin tertulis dari Fakultas Teknik Universitas Negeri Yogyakarta ACN

2 UNIVERSITAS NEGERI YOGYAARTA LAB SHEET TENI DIGITAL Semester 3 FLIP - FLOP 4 X 6 Menit No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal 2 dari 8 Bila rendah ( = ) dan lonceng =, maka =, gerbang atas akan melewatkan pemicu set (S = ) yang akan menyebabkan menjadi tinggi. adi = dan = berarti bahwa pinggiran pulsa lonceng positif berikutnya akan membuat nilai yang baru adalah kebalikan dari nilai sebelumnya ( t+ = ). Tabel. FLIP-FLOP CL eadaan terakhir eadaan te rakhir t ondisi Osilasi (Race-around Condition) Rangkaian FF - di atas mempunyai satu kelemahan, yaitu memungkinkan terjadinya kondisi osilasi atau race-around condition. Hal ini terjadi jika lebar pulsa lonceng (clock) lebih besar dari waktu pensaklaran FF (waktu yang dibutuhkan keluaran bereaksi terhadap keluaran). Dalam keadaan ini keluaran yang diumpanbalikkan ke masukan akan mengubah masukan, sehingga menyebabkan perubahan pada keluaran, dan seterusnya, sehingga akhir pulsa lonceng, sehingga keluaran FF tidak jelas. Hal ini terutama terjadi ketika rangkaian di atas mendapat masukan = dan =. Hal tersebut dapat dilihat pada diagram pewaktuan (timing diagram) berikut. CL Race around condition Gambar 2. ondisi Osilasi. Untuk mengatasi kondisi osilasi, dikembangkan flip-flop dengan pemicuan sisi (edge triggering) dan flip-flop utama/pembantu (master/slave flip-flop).

3 UNIVERSITAS NEGERI YOGYAARTA LAB SHEET TENI DIGITAL Semester 3 FLIP - FLOP 4 X 6 Menit No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal 3 dari 8 Edge-triggered Flip-Flop Seperti telah disebutkan di atas, salah satu cara untuk mengatasi race-around condition adalah dengan mengembangkan edge-triggered flip-flop. Berikut adalah simbol dari Positive-edge-triggered - FF yang berada dalam IC 749. Tabel di atas sebenarnya menunjukkan perilaku F-F - jenis ini. 5 PRESET 2 6 CL 4 7 CLR 3 Tidak menyebabkan perubahan pada keluaran CL set reset toogle toogle Gambar 3. Simbol dan bentuk pulsa masukan-keluaran Positive-edge-triggered -FF. Flip-flop Utama/Pembantu ( Master/Slave Flip-Flops) Gambar 4 memperlihatkan cara membangun sebuah flip-flop utama/pembantu ( master/slave flip-flop) untuk menghindarkan kondisi osilasi. Cara kerjanya adalah sebagai berikut. Pada saat pulsa clock diterapkan (CL = ), F-F master akan enable dan keluaran akan berubah sesuai masukan dan. Tetapi saat itu pulsa clock yang masuk ke F-F slave adalah CL =, F-F slave akan disable, tidak ada perubahan pada keluaran.

4 UNIVERSITAS NEGERI YOGYAARTA LAB SHEET TENI DIGITAL Semester 3 FLIP - FLOP 4 X 6 Menit No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal 4 dari 8 Pada akhir pulsa clock, CL = dan CL =, F-F master akan disable dan F-F slave akan enable. F-F slave akan merubah keluarannya sesuai dengan keluaran M dan M. ika M = dan =, maka = dan =, atau sebaliknya. M adi selama selang waktu detak, keluaran tidak akan berubah tetapi M mengikuti logika -, pada akhir pulsa detak, nilai M akan ditransfer ke. S M M R CL R M M S FF Master FF Slave Gambar 4. Master-Slave FF untuk menghindari osilasi CL M M. Gambar 5. eluaran-masukan Master/Slave untuk menghindari osilasi. Master/Slave Flip-Flops dengan edge-triggered flip-flop Gambar 6 memperlihatkan cara lain membangun sebuah flip-flop utama/pembantu ( master/slave flip-flop). Cara kerjanya adalah sebagai berikut. ika = dan =, flip-flop utama diset pada saat pinggiran-positif pulsa lonceng tiba. eluaran M yang tinggi dari flip-flop utama mendrive masukan pada flip-flop Herlambang SP tanpa ijin tertulis dari Fakultas Teknik Universitas Negeri Yogyakarta ACN

5 UNIVERSITAS NEGERI YOGYAARTA LAB SHEET TENI DIGITAL Semester 3 FLIP - FLOP 4 X 6 Menit No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal 5 dari 8 pembantu, maka pada saat pinggiran-negatif pulsa lonceng tiba, flip-flop pembantu diset, menyamai kerja flip-flop utama. ika = dan =, flip-flop utama direset pada saat pinggiran-positif pulsa lonceng tiba. eluaran M yang tinggi dari flip-flop utama menuju ke masukan pada flip-flop pembantu. Oleh karenanya, kedatangan pinggiran-negatif pulsa lonceng mendorong flipflop pembantu untuk reset. Sekali lagi, flip-flop pembantu menyamai kerja flip-flop utama. ika masukan dan pada flip-flop utama adalah tinggi, maka flip-flop ini toggle pada saat pinggiran-positif pulsa lonceng tiba sedang flip-flop pembantu toggle pada saat pinggiran-negatif pulsa lonceng tiba. Dengan demikian, apapun yang dilakukan oleh flipflop utama, akan dilakukan pula oleh flip-flop pembantu: jika flip-flop utama diset, flipflop pembantu diset; jika flip-flop utama direset, flip-flop pembantu direset pula, namun waktunya selisih satu pulsa detak. Gambar 6. Master-Slave FF dengan Positive-edge-triggered -FF. Flip-flop - dalam IC 7473 Flip-flop yang terdapat di dalam IC 7473 disebut Negative-Edge-Triggered Master/Slave - Flip-Flop (datasheet lain menyebutnya Positive Pulse-Triggered, yang pada dasarnya hampir sama maknanya). Dalam satu IC 7473 terdapat dua Flip-Flop - dengan konfigurasi kaki-kaki sebagai berikut. Gambar 7. Diagram koneksi IC 7473.

6 UNIVERSITAS NEGERI YOGYAARTA LAB SHEET TENI DIGITAL Semester 3 FLIP - FLOP 4 X 6 Menit No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal 6 dari 8 4. Alat dan Instrument - Digital Trainer it buah - Tools kit(tang) buah - IC IC TTL 7473, 745, buah - abel penghubung secukupnya - Pinset buah 5. eselamatan erja Bekerjalah dengan keadaan tanpa tegangan pada saat membuat rangkaian dan mengubah rangkaian Lepaslah IC dari soket dengan hati-hati dan menggunakan peralatan pinset auhkan peralatan yang tidak diperlukan dari meja kerja 6. Langkah erja a) Gunakan bagian Basic Logic Gates pada digital trainer kit yang disediakan. b) Buatlah rangkaian percobaan. c) Berikan input dengan menggunakan Logic Switch. d) Bacalah output rangkaian dengan melihat pada logic monitor. e) Ubahlah input sesuai dengan tabel dan masukkan hasil pengamatan pada tabel tersebut. f) Ulangi langkah c, d, dan e untuk rangkaian 2 dan Bahan Diskusi a. elaskan prinsip kerja Flip-Flop b. elaskan fungsi kaki set dan clear pada Flip-flop c. elaskan cara kerja Master-Slave Flip-flop d. Apa tujuan dibuat Flip-Flop Master-Slave 8. Lampiran a) Gambar Rangkaian LOGIC MONITOR S 2 3 CL LOGIC SWITCH R Rangkaian. Flip-flop dengan gerbang NOR

7 UNIVERSITAS NEGERI YOGYAARTA LAB SHEET TENI DIGITAL Semester 3 FLIP - FLOP 4 X 6 Menit No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal 7 dari CL LOGIC SWITCH 3 CLR 3 LOGIC MONITOR 2 Rangkaian 2. Flip-flop dengan IC 7473 Rangkaian 3. Master-Slave Flip-flop b) Tabel Percobaan Tabel. Percobaan F-F dengan gerbang NOR INPUT OUTPUT Clock Catatan : - ubah masukan CLOC paling awal dibanding masukan dan Herlambang SP tanpa ijin tertulis dari Fakultas Teknik Universitas Negeri Yogyakarta ACN

8 UNIVERSITAS NEGERI YOGYAARTA LAB SHEET TENI DIGITAL Semester 3 FLIP - FLOP 4 X 6 Menit No. LST/EO/DEL 24/5 Revisi : Tgl : 28 Maret 2 Hal 8 dari 8 INPUT Tabel 2. Percobaan - F-F dengan IC 7473 OUTPUT Clock Catatan : - artinya NGT (Negative-Going-Transition), yaitu perubahan level Clock dari ke - lakukan NGT setelah masukan dan diubah. INPUT Tabel 3. Percobaan Master-Slave - F-F OUTPUT Clock 2 2 Catatan : - ubah masukan Clock paling awal dibanding masukan dan