BAB 4 PERANCANGAN ARSITEKTUR 2K FFT-IFFT CORE
|
|
- Hendra Hermanto
- 6 tahun lalu
- Tontonan:
Transkripsi
1 BAB 4 PERANCANGAN ARSITEKTUR 2K FFT-IFFT CORE Pada bab ini dibahas mengenai perancangan arsitektur 2k FFT-IFFT Core berdasarkan model Matlab yang telah dibuat sebelumnya. Terdapat dua pendekatan arsitektur yang umum digunakan yaitu arsitektur interatif dan arsitektur pipeline datapath. Arsitektur iteratif menggunakan satu core komputasi dan satu buah blok memori besar. Data diambil dari memori, masuk ke blok komputasi dan dituliskan kembali ke memori. Proses ini diulangi terus menerus dengan core yang sama hingga didapat FFT yang diinginkan. Di lain pihak arsitektur pipeline datapath menggunakan beberapa blok core komputasi dan memecah memori menjadi beberapa blok kecil. Masing masing tahap terdiri dari blok memori dan core komputasi. Pada perancangan 2k FFT-IFFT Core ini dipilih arsitektur pipeline datapath karena tipe arsitektur ini dapat menerima data secara terus menerus (kontinu) sehingga tidak memerlukan memori buffer tambahan diluar sistem. Sehingga throughput menjadi lebih tinggi. Perancangan arsitektur dilakukan bertahap. Tahap pertama adalah menentukan arsitektur dan mempartisi rancangan menjadi beberapa blok. Pada tahap berikutnya masing-masing blok dijabarkan mikro-arsitekturnya sehingga didapatkan blok datapath RTL yang lengkap. Tahap terakhir adalah membuat state-machine untuk sistem kontrol. 4.1 Arsitektur dan Partisi Rancangan Arsitektur yang dipilih untuk 2k FFT-IFFT Core yang dirancang adalah arsitektur pipeline FFT prosesor. Arsitektur pipeline memiliki berbagai variasi berdasarkan banyaknya jalur data dan metode mengurutkan datanya. Arsitektur tersebut diantaranya, 1. Multiple Path Delay Commutator. 2. Single Path Delay Commutator. 3. Single Path Delay Feedback. 34
2 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 35 Dari ketiga arsitektur tersebut, 2k FFT-IFFT Core dirancang menggunakan arsitektur bertipe Single Path Delay Feedback. Arsitektur ini dipilih karena memiliki efisiensi memori yang paling baik. Selain itu, sistem single path memiliki kebutuhan perangkat keras yang lebih sedikit daripada sistem multiple path. Namun dengan resiko, memiliki latency yang lebih panjang[13]. Arsitektur Single Path Delay Feedback menggunakan sejumlah FIFO buffer untuk menyimpan data sementara sebelum dapat dikomputasi oleh unit butterfly (Gambar 4-1). Pada Radix-4 diperlukan 4 buah FIFO buffer kompleks dengan panjang masingmasing 4. Sedangkan pada Radix-8 diperlukan 8 buah FIFO buffer kompleks dengan panjang masing-masing 8. Dengan demikian panjang FIFO buffer pada setiap tahap akan semakin pendek. Gambar 4-1 Blok arsitektur single datapath delay feedback Tahap Input dan Tahap Output Tahap input adalan proses untuk menentukan input data (Gambar 4-2). Apabila mode yang digunakan FFT maka input berlaku normal. Namun apabila mode IFFT, input real dan imajiner harus ditukar terlebih dahulu berdasarkan sinyal inverse. Selain itu terdapat register input untuk menjaga agar tidak ada delay dari luar sistem. Tahap output sedikit lebih rumit hal ini ditunjukkan pada Gambar 4-3. Selain harus menukar nilai real dan imajiner, tahap ouput juga bertanggung jawab untuk melakukan normalisasi data. Nilai normalisasi tergantung kepada sinyal gain yang dimasukkan. Pada FFT argumen gain akan membagi output sebesar 2. Proses pembagian dilakukan dengan melakukan shift data output ke kanan. Sedangkan pada IFFT argumen gain akan mengurangi faktor normalisasi dari 1 menjadi 1 2.
3 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 36 Gambar 4-2 Tahap Input Tabel 4-1 Tabel kebenaran tahap input inverse inpi_sync inpq_sync 0 inpi inpq 1 inpq inpi Tabel 4-2 tabel kebenaran tahap output inverse = 0 inverse = 1 gain outi_sync outq_sync gain outi_sync outq_sync 0 outi[dw-1:0] outq[dw-1:0] 0 outq[dw+10:11] outi[dw+10:11] 1 outi[dw:1] outq[dw:1] 1 outq[dw+9:10] outi[dw+9:10] 2 outi[dw+1:2] outq[dw+1:2] 2 outq[dw+8:9] outi[dw+8:9] 3 outi[dw+2:3] outq[dw+2:3] 3 outq[dw+7:8] outi[dw+7:8] 4 outi[dw+3:4] outq[dw+3:4] 4 outq[dw+6:7] outi[dw+6:7] 5 outi[dw+4:5] outq[dw+4:5] 5 outq[dw+5:6] outi[dw+5:6] 6 outi[dw+5:6] outq[dw+5:6] 6 outq[dw+4:5] outi[dw+4:5] 7 outi[dw+6:7] outq[dw+6:7] 7 outq[dw+3:4] outi[dw+3:4]
4 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 37 Gambar 4-3 Tahap Output Tahap 1 Gambar 4-4 Diagram blok datapath untuk tahap 1 Tahap 1 adalah Radix-4. Oleh karena itu diperlukan sebuah Radix-4 butterfly, 6 blok FIFO untuk 3 blok data kompleks, complex multiplier, dan beberapa unit pendukung. Proses komputasi dibagai menjadi 4 fase tulis, dan 4 fase baca. Ketiga fase tulis pertama membaca data dan menyimpannya dalam FIFO buffer. fase tulis keempat dan tahap baca pertama berlangsung secara bersamaan. Data dibaca dari FIFO buffer, ma-
5 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 38 suk ke butterfly, dan hasilnya dituliskan kembali ke FIFO. Ketiga fase baca terakhir membaca data dari FIFO satu persatu. Tabel 4-3 Pembagian siklus clock pada tahap 1 siklus clock relatif fase tulis baca X X X (+2048) (+2048) (+2048) (+2048) Tahap 2 dan Tahap 3 Gambar 4-5 Diagram blok datapath untuk tahap 2 dan tahap 3 Tahap ke-2 dan ke-3 menggunakan mikro-arsitektur yang sama. Perbedaannya terletak pada lebar bit datapath. Pada tahap 2 lebar datapath adalah 2x19 bit, sedangkan pada tahap 3 memiliki datapath yang lebih lebar yaitu 2x22 bit. Perbedaan utama dengan Tahap 1 adalah butterfly yang digunakan dan jumlah FIFO buffer. Tahap ini memerlukan 14 FIFO buffer untuk menyimpan 3 blok data kompleks.
6 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 39 Tabel 4-4 Pembagian siklus clock pada tahap 2 siklus clock relatif fase tulis baca X X X X X X X (+512) (+512) (+512) (+512) (+512) (+512) (+512) (+512) 7 0 Proses komputasi tahap 2 dan 3 dibagai menjadi 8 fase tulis, dan 8 fase baca. Ketujuh fase tulis pertama digunakan untuk menulis data input ke FIFO. Fase tulis terakhir dan fase baca pertama berlangsung bersamaan. Data dibaca dari FIFO buffer, masuk ke butterfly, dan hasilnya dituliskan kembali ke FIFO. Ketujuh tahap baca yang berikutnya membaca data dari FIFO satu persatu.
7 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 40 Tabel 4-5 Pembagian sikuls clock pada tahap 3 siklus clock relatif fase tulis baca X X X X X X X (+64) (+64) (+64) (+64) (+64) (+64) (+64) (+64) Tahap 4 Gambar 4-6 Diagram blok datapath untuk tahap 4 Tahap ke-4 merupakan reduksi dari tahap ke-3 atau tahap ke-2. Tahap ini menggunakan lebar 25 bit. Prosedur pembagian fase komputasi juga sama dengan tahap ke-2 atau 3. Karena tidak memerlukan perkalian twiddle factor maka mikro-arsitektur untuk perkalian twiddle factor tidak digunakan.
8 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 41 Tabel 4-6 Pembagian siklus clock pada tahap 4 siklus clock relatif fase tulis baca 0 0 X 1 1 X 2 2 X 3 3 X 4 4 X 5 5 X 6 6 X (+8) (+8) (+8) (+8) (+8) (+8) (+8) (+8) Perancangan Mikro-arsitektur 2k FFT-IFFT Core Masing-masing tahap dibangun dari unit-unit kecil yang disebut dengan mikroarsitektur. Mikro-arsitektur adalah penjabaran detail mengenai fungsi tiap unit menggunakan elemen logika sederhana Sign Extend Unit Sign extend unit berada pada awal setiap tahap. Berfungsi untuk menaikkan lebar bit untuk mengantisipasi operasi butterfly. Pada tahap 1 sign extend unit menambahkan 2 bit untuk nilai integer sedangkan pada tahap 2, 3, dan 4 bit yang ditambahkan 3 bit. Secara umum unit ini dapat digambarkan seperti pada Gambar 4-7.
9 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T ROM Sinus dan Cosinus Gambar 4-7 Blok sign extend unit dan detailnya Gam bar 4-8 ROM nilai cosinus dan sinus Kedua ROM ini menyimpan 8 1 twiddle factor pertama. Twiddle factor real didapat dari 1 8 nilai pertama siklus cosinus sedangkan twiddle factor imajiner didapat dari 1 8 nilai pertama siklus sinus ( sin ). Nilai sinus dan cosinus diberikan kepada twiddle factor generator untuk mendapatkan nilai twiddle factor yang diinginkan. Unit arsitektur ditunjukkan pada Gambar Dekoder Tulis FIFO Gambar 4-9 Dekoder untuk menentukan FIFO yang aktif untuk ditulis Dekoder ini digunakan untuk menentukan FIFO yang aktif dan siap menerima data. Dekoder ini dikendalikan dengan sinyal phwr (Phase Write). Pada saat pengisian data ke FIFO (fase 0 sampai dengan 6) hanya satu FIFO yang aktif pada satu waktu. Pada saat komputasi butterfly dilakukan (fase 7) seluruh FIFO harus aktif untuk menampung data hasil komputasi. Unit arsitektur ditunjukkan pada Gambar 4-9.
10 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T Dekoder Baca FIFO Gambar 4-10 Dekoder untuk menentukan FIFO yang aktif untuk dibaca Dekoder ini digunakan untuk menentukan FIFO yang aktif dan siap mengeluarkan data. Dekoder ini dikendalikan dengan sinyal phrd (Phase Read) dari unit kontrol. Sama halnya dengan kondisi menulis, pada saat terjadi komputasi butterfly seluruh FIFO juga harus aktif untuk memberikan data ke butterfly core. Pada fase yang lain (fase 0 sampai dengan 6) data dibaca dari FIFO satu-per-satu. Unit arsitektur ditunjukkan pada Gambar Radix-4 Butterfly Core Gambar 4-11 Radix-4 butterfly Butterfly core Radix-4 didesain sebagai sirkuit kombinasional murni (Gambar 4-11). Seluruh proses harus diselesaikan pada satu siklus clock. Data input berasal dari FIFO buffer untuk x(1), x(2), dan x(3). Sedangkan x(0) diperoleh langsung dari input tahap tersebut yang telah melalui sign extend unit. Ouput X(1), X(2), dan X(3) akan masuk kembali ke FIFO, sedangkan X(0) langsung masuk ke tahap selanjutnya yaitu perkalian dengan konstanta twiddle factor. Radix-4 butterfly ini memerlukan 8 buah adder/subtractor dan satu buah non-trivial twiddle factor yaitu. Perkalian bilangan kompleks dengan faktor tidak me-
11 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 44 merlukan unit multiplikasi. Hanya dengan membalik elemen riil dan elemen imajiner dan meng-invert elemen real yang baru Radix-8 Butterfly Core (4.1) Gambar 4-12 Radix-8 butterfly Sama halnya dengan Radix-4 butterfly, unit Radix-8 juga didesain sebagai sirkuit kombinasional murni (Gambar 4-12). Unit ini memiliki 8 input dan output, input x(0) langsung diperoleh dari sign extend unit, sedang input lainnya berasal dari FIFO buffer. Salah satu output akan langsung disalurkan ke tahap selanjutnya, sedangkan tujuh lainnya harus disimpan terlebih dahulu di FIFO buffer. Unit radix-8 lebih kompleks dibanding Radix-4. Unit ini memerlukan 24 adder/subtractor yang harus bekerja dalam waktu sama dan 12 trivial twiddle factor. Ke-12 twiddle factor itu terdiri dari 4 tipe yang ditunjukkan pada Tabel 4-7. Untuk twiddle factor 1, tidak ada operasi yang dilakukan, sedangkan twiddle factor membalik elemen real dan elemen imajiner dan meng-invert elemen imajiner yang baru. Twiddle factor dan memerlukan sirkuit untuk scaling. Sir- kuit ini dibuat dengan menggunakan shift-and-add. Perhatikan bahwa nilai 1 2 dapat dinyatakan sebagai Sehingga suatu nilai yang dikalikan dengan nilai konstan 1 2, dapat dinyatakan sebagai jumlah dari
12 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 45 yang telah di-shift sebesar 1, 3, 4, 6, 8, dan 14 bit ke kanan dengan tingkat kepresisian 14 bit (perhatikan persamaan (4.2)). Gambar 4-13 adalah gambaran arsitektur untuk sistem tersebut (4.2) 2 Tabel 4-7 Trivial twiddle factor pada Radix-8 butterfly Twiddle Nilai twiddle factor Gambar 4-13 Sirkuit pembagian dengan FIFO Input Selector FIFO input selector digunakan untuk memilih input ke masing-masing FIFO dan dikendalikan oleh sinyal kontrol phwr (Phase Write) yang ditunjukkan pada Gambar Pada fase tulis ke-0 sampai dengan ke-7. FIFO input selector berfungsi untuk mendistribusikan data input ke FIFO buffer. Pada fase tulis terakhir, FIFO input selector harus memilih output butterfly agar dapat dituliskan ke FIFO buffer.
13 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 46 Gambar 4-14 FIFO input selector FIFO Output Selector FIFO output selector digunakan untuk memilih output dari masing-masing FIFO dan dikendalikan oleh sinyal kontrol phrd (Phase Read). Pada fase baca pertama, FIFO output selector harus mengalirkan data dari seluruh FIFO ke unit butterfly. Pada fase baca yang lain FIFO output selector membaca FIFO untuk disalurkan ke multiplier. Unit ini pada dasarnya adalah sebuah multiplekser 4 atau 8 input. Tabel 4-8 FIFO Ouput Selector untuk tahap 1 phrd bfouti bfoutq keterangan 0 xo0i xo0q output 0 butterfly 1 mem_ai mem_aq FIFO a 2 mem_bi mem_bq FIFO b 3 mem_ci mem_cq FIFO c others Tabel 4-9 FIFO Output Selector untuk tahap 2, 3, dan 4 phrd bfouti bfoutq keterangan 0 xo0i xo0q output 0 butterfly 1 mem_ai mem_aq FIFO a 2 mem_bi mem_bq FIFO b 3 mem_ci mem_cq FIFO c 4 mem_di mem_dq FIFO d 5 mem_ei mem_eq FIFO e 6 mem_fi mem_fq FIFO f 7 mem_gi mem_gq FIFO g others - - -
14 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T Blok FIFO Blok FIFO untuk tahap 1 dan 2 dibuat dengan menggunakan perangkat lunak Coregen dari Xilinx. Blok ini dibentuk dari blok RAM dan beberapa buah pencacah yang berfungsi sebagai pembangkit nilai alamat RAM. Menggunakan RAM blok karena, FIFO yang panjang, apabila dibentuk dari register akan memakan area yang sangat besar. Panjang blok FIFO pada setiap tahap berbeda-beda. Untuk tahap 1 diperlukan 6 buah FIFO dengan panjang masing-masing 512 dan lebar 16 bit. Untuk tahap 2 diperlukan 14 buah FIFO dengan panjang masing-masing 64 dan lebar 19 bit. Tahap 3 dan tahap 4 menggunakan FIFO yang berbasis shift-register. Hal ini karena panjang FIFO yang pendek. Selain itu shift-register tidak memerlukan kontrol khusus untuk pengalamatan. Tahap 3 memerlukan 14 FIFO dengan panjang 8 dan lebar 22 bit. Untuk tahap 4 memerlukan 14 FIFO dengan panjang 1 dan lebar 25 bit Twiddle Factor Generator Twiddle factor generator bertanggung jawab untuk proses pembangkitan nilai twiddle factor berdasarkan nilai sinus dan cosinus dari ROM. Proses pembangkitan nilai twiddle factor ini didasarkan pada fakta bahwa seluruh nilai twiddle factor dapat diperoleh dari 8 1 twiddle factor pertama[8]. Gambar 4-15 memperlihatkan tabel dekoder. Angka-angka di samping tabel adalah indeks twiddle factor, sedangkan arah panah menunjukkan urutan decoding relatif terhadap indeks 256 twiddle factor pertama. Nilai yang disimpan adalah 256 nilai twiddle factor pertama yang diberi label. Nilai twiddle factor berikutnya akan tergantung pada dekoder ini. Misalnya untuk twiddle factor ke 257, maka akan berasal dari twiddle factor ke 255, yang telah di-invert dan ditukar posisi real dan imajinernya. Lebih jelasnya dapat dilihat pada Tabel 4-10.
15 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 48 Gambar 4-15 Dekoder untuk twiddle factor generator Tabel 4-10 Tabel dekoder twiddle factor generator indeks twiddle factodle nilai twid- keterangan (p+jq) indeks positif (-q-jp) indeks negatif (q-jp) indeks positif (-p+jq) indeks negatif (-p-jq) indeks posistif (q+jp) indeks negatif (-q+jp) indeks positif (p-jq) indeks negatif Complex Multiplier Complex multiplier dibentuk dari 4 buah real multiplier dan 2 buah adder/subtractor. Digunakan untuk mengalikan output butterfly dengan konstanta twiddle factor. Pada akhir multiplikasi ditambahkan tiga buah register. Desain multiplier semacam ini oleh synthesis tool akan diubah menjadi complex pipeline multiplier dengan melakukan register balancing[14]. Yaitu proses mengeser pipeline register agar diperoleh pewaktuan yang lebih merata/seimbang.
16 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 49 Gambar 4-16 Complex pipeline multiplier empat tahap Detektor Twiddle One Detektor twiddle one berfungsi untuk mendeteksi nilai twiddle factor. Jika twiddle factor real bernilai dan twiddle factor imajiner bernilai maka twiddle factor sebernarnya adalah 1 0 dan sinyal harus di bypass Bypass Register Bypass register merupakan shift-register untuk mem-bypass multiplier (Gambar 4-17). Bypass ini diperlukan apabilai nilai twiddle factor yang harus dikalikan adalah 1 0. Apabila dikalikan dengan nilai twiddle-nya, maka yang dikalikan adalah nilai biner pendekatan untuk 1 atau Dengan mem-bypass hasil multiplikasi, error karena nilai pendekatan ini dapat dihindari. Selain itu bypass register juga harus melewatkan sinyal kontrol detektor twiddle one untuk memilih output apakah dari sinyal bypass atau dari hasil multiplikasi. Panjang shift-register yang diperlukan adalah sepanjang delay pipeline multiplier.
17 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 50 Gambar 4-17 Shift-register untuk mem-bypass multiplier Ouput Selector Ouput selector berfungsi untuk memilih output yang akan dikeluarkan. Apabila detektor twiddle one mendeteksi nilai twiddle factor adalah 1 0, maka data yang diambil adalah data dari bypass register, selain itu data berasal dari output multiplier. Dari Gambar 4-18 terlihat bahwa unit ini adalah sebuah multiplekser 2 input dengan register output. Register ini berfungsi untuk memisahkan delay antar tahap Unit Kontrol Gambar 4-18 Ouput selector Gambar 4-19 Satu unit kontrol Tiap-tiap tahap FFT memiliki unit kontrol masing-masing. Unit kontrol tahap berikutnya dikendalikan dengan sinyal dari unit kontrol tahap sebelumnya. Unit kontrol mengeluarkan 4 sinyal kontrol yaitu : phwr (Phase Write), phrd (Phase Read), twpoint (Twiddle Point), dan headout (Gambar 4-19). Phase Write digunkan untuk mengontrol proses menulis ke FIFO. Phase Read digunakan untuk mengontrol proses membaca FIFO. Twiddle Point digunakan untuk menentukan nilai twiddle factor pada
18 Desain dan Implementasi 2k Pipeline FFT-IFFT Core untuk DVB-T 51 saat itu, dan headout untuk memberi tahu tahap berikutnya bahwa data telah siap untuk masuk ke tahap tersebut. Seluruh unit kontrol hanya perlu mendapatkan sinyal headin sebagai tanda awal simbol masuk ke tahap tersebut. Gambar 4-20 Tipikal FSM untuk unit kontrol Gambar 4-20 adalah sebuah diagram FSM untuk tahap 1. Dari diagram tersebut, terlihat bahwa diperlukan beberapa buah counter dan akumulator untuk menghitung aliran data. Counter-counter tersebut adalah counter write, counter read, dan akumulator twiddle.
BAB 3 ALGORITMA DAN MODEL 2K FFT-IFFT CORE
BAB 3 ALGORITMA DAN MODEL 2K FFT-IFFT CORE Pada Bab ini dibahas mengenai penentuan algoritma, menentukan deskripsi matematis dari algoritma, pembuatan model fixed point menggunakan Matlab, dan pengukuran
Lebih terperinciBAB 2 DASAR TEORI FFT-IFFT
BAB 2 DASAR TEORI FFT-IFFT Pada Bab ini dibahas tentang hubungan antara Discrete Fourier Transform (DFT) dan algoritma Fast Fourier Transform (FFT), dan hubungan antara algoritma FFT dan IFFT. Dua tipe
Lebih terperinciBAB 1 PENDAHULUAN. 1.1 Latar Belakang Masalah
BAB 1 PENDAHULUAN 1.1 Latar Belakang Masalah Perkembangan teknologi komunikasi dalam sepuluh tahun terakhir meningkat dengan sangat cepat. Salah satunya adalah televisi digital. Televisi digital adalah
Lebih terperinciTransfer Register. Andang, Elektronika Komputer Digital 1
Operasi yang berhubungan dengan data yang tersimpan di dalam register atau flip-flop dinamakan mikrooperasi (microoperation) seperti load, clear, shift, dan rotate. Load adalah operasi untuk memuati atau
Lebih terperinciBAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA
BAB 5 VERIFIKASI DAN IMPLEMENTASI FPGA Bab ini membahas tentang proses verifikasi dan implementasi desain ke FPGA board. Proses verifikasi meliputi simulasi fungsional, simulasi gate-level, dan verifikasi
Lebih terperinciORGANISASI KOMPUTER DASAR
ORGANISASI KOMPUTER DASAR A. KOMPONEN SISTEM Sebuah komputer moderen/digital dengan program yang tersimpan di dalamnya merupakan sebuah system yang memanipulasi dan memproses informasi menurut kumpulan
Lebih terperinciCENTRAL PROCESSING UNIT (CPU) Sebuah mesin tipe von neumann
CENTRL PROCESSING UNIT (CPU) rsitektur dasar mesin tipe von neumann menjadi kerangka referensi pada komputer digital umum (general-purpose) modern. 3 bagian fundamental tersebut adalah: Data bus Data bus
Lebih terperinciBAB 3 PERANCANGAN AWAL INVERSE-CABAC Proses Inisialisasi untuk Variabel Context
BAB 3 PERANCANGAN AWAL INVERSE-CABAC Pada program JM 11.0 yang digunakan sebagai program acuan pada tugas akhir ini, algoritma binary arithmetic coding untuk modul Inverse-CABAC dimuat dalam file biaridecod.c.
Lebih terperinciArsitektur Prosesor MIPS Multi Siklus (Pertemuan ke-27)
Arsitektur Prosesor MIPS Multi Siklus (Pertemuan ke-27) Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom April 2016 Implementasi Multisiklus Organisasi
Lebih terperinciTSK205 Sistem Digital. Eko Didik Widianto
TSK205 Sistem Digital Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Di kuliah sebelumnya dibahas tentang representasi bilangan, operasi aritmatika (penjumlahan dan pengurangan),
Lebih terperinci6. Rangkaian Logika Kombinasional dan Sequensial 6.1. Rangkaian Logika Kombinasional Enkoder
6. Rangkaian Logika Kombinasional dan Sequensial Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciBAB III PEMODELAN MIMO OFDM DENGAN AMC
BAB III PEMODELAN MIMO OFDM DENGAN AMC 3.1 Pemodelan Sistem Gambar 13.1 Sistem transmisi MIMO-OFDM dengan AMC Dalam skripsi ini, pembuatan simulasi dilakukan pada sistem end-to-end sederhana yang dikhususkan
Lebih terperinciCENTRAL PROCESSING UNIT (CPU)
CENTRL PROCESSING UNIT (CPU) rsitektur dasar mesin tipe von neumann menjadi kerangka referensi pada komputer digital umum (general-purpose) modern. 3 bagian fundamental tersebut adalah: Data bus Data bus
Lebih terperinciORGANISASI DAN ARSITEKTUR KOMPUTER MIPS
ORGANISASI DAN ARSITEKTUR KOMPUTER MIPS Microprocessor without Interlocked Pipeline Stages Nama : Mona Leonike Lanith Nim : 130102028 Program Studi : Sistem Informasi Kelas : A PENGERTIAN MIPS MIPS (Microprocessor
Lebih terperinciebook ORGANISASI KOMPUTER DASAR Minggu 6 Fakultas Teknologi Industri Universitas Gunadarma 2013
Penyusun : 1. Imam Purwanto, S.Kom, MMSI 2. Ega Hegarini, S.Kom., MM 3. Rifki Amalia, S.Kom., MMSI 4. Arie Kusumawati, S.Kom ebook ORGANISASI KOMPUTER DASAR Minggu 6 Fakultas Teknologi Industri Universitas
Lebih terperinciTSK505 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TSK505 - Sistem Digital Lanjut Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar
Lebih terperinciDefinisi Gerbang Logika
SISTEM DIGITAL 1 Pendahuluan Seperti kita ketahui, mesin-mesin digital hanya mampu mengenali dan mengolah data yang berbentuk biner. Dalam sistem biner hanya di ijinkan dua keadaan yang tegas berbeda.
Lebih terperinciLAPORAN PENDAHULUAN PRAKTIKUM SISTEM DIGITAL MODUL II RANGKAIAN SEQUENTIAL
LAPORAN PENDAHULUAN PRAKTIKUM SISTEM DIGITAL MODUL II RANGKAIAN SEQUENTIAL LABORATORIUM ARSITEKTUR DAN JARINGAN KOMPUTER JURUSAN TEKNIK INFORMATIKA FAKULTAS TEKNOLOGI INFORMASI INSTITUT TEKNOLOGI SEPULUH
Lebih terperinciBAB 4 RANGKAIAN LOGIKA DIGITAL SEKUENSIAL. 4.1 Flip-Flop S-R
BAB 4 RANGKAIAN LOGIKA IGITAL SEKUENSIAL Telah kita pelajari tentang unit logika kombinasional yang keluarannya hanya tergantung pada masukan saat itu atau dengan kata lain keluarannya merupakan fungsi
Lebih terperinciBAB 4 PERANCANGAN ARSITEKTUR INVERSE-CABAC
BAB 4 PERANCANGAN ARSITEKTUR INVERSE-CABAC Bab ini membahas perancangan arsitektur Inverse-CABAC. Perancangan arsitektur CABAC meliputi perancangan datapath, unit kontrol, dan timing diagram. 4.1 Struktur
Lebih terperinciKuliah#13 TKC205 Sistem Digital. Eko Didik Widianto. 11 Maret 2017
Kuliah#13 TKC205 Sistem Digital Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ @2017,Eko Didik 1 Pengantar
Lebih terperinciHal-hal yang perlu dilakukan CPU adalah : 1. Fetch Instruction = mengambil instruksi 2. Interpret Instruction = Menterjemahkan instruksi 3.
PERTEMUAN 1. Organisasi Processor #1 Hal-hal yang perlu dilakukan CPU adalah : 1. Fetch Instruction = mengambil instruksi 2. Interpret Instruction = Menterjemahkan instruksi 3. Fetch Data = mengambil data
Lebih terperinciEksekusi instruksi Tipe R, LW-SW, Beq, Jump, dan Model Pengalamatan (Pertemuan ke-24)
Eksekusi instruksi Tipe R, LW-SW, Beq, Jump, dan Model Pengalamatan (Pertemuan ke-24) Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom April 2016 Eksekusi
Lebih terperinciuntuk ASIC tinggi, algoritma harus diverifikasi dan dioptimalkan sebelum implementasi. Namun dengan berkembangnya teknologi VLSI, implementasi perangk
IMPLEMENTASI SERIAL MULTIPLIERS 8 BIT KE DALAM IC FPGA SEBAGAI PENDUKUNG PERCEPATAN OPERASI PERKALIAN DALAM KOMPRESI CITRA Drs. Lingga Hermanto, MMSi 1 Iman Ilmawan Muharam 2 1. Dosen Universitas Gunadarma
Lebih terperinciPENGANTAR ORGANISASI DAN ARSITEKTUR KOMPUTER CENTRAL PROCESSING UNIT
PENGANTAR ORGANISASI DAN ARSITEKTUR KOMPUTER CENTRAL PROCESSING UNIT ARSITEKTUR VON NEUMANN DATA BUS DATA BUS INPUT OUTPUT (I/O) UNIT CENTRAL PROCESSING UNIT ADRESS BUS MAIN MEMORY UNIT CONTROL BUS CONTROL
Lebih terperinciDesign Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)
Design Capture dalam Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring
Lebih terperinciKuliah#11 TSK205 Sistem Digital - TA 2011/2012. Eko Didik Widianto. Teknik Sistem Komputer - Universitas Diponegoro
: : Kuliah#11 TSK205 Sistem Digital - TA 2011/2012 Eko Didik Teknik Sistem Komputer - Universitas Diponegoro Umpan Balik : Sebelumnya dibahas tentang rangkaian kombinasional yang nilai keluarannya di suatu
Lebih terperinciSTRUKTUR CPU. Arsitektur Komputer
STRUKTUR CPU Arsitektur Komputer Tujuan Mengerti struktur dan fungsi CPU yaitu dapat melakukan Fetch instruksi, interpreter instruksi, Fetch data, eksekusi, dan menyimpan kembali. serta struktur dari register,
Lebih terperinciBab XI, State Diagram Hal: 226
Bab XI, State Diagram Hal: 226 BAB XI, STATE DIAGRAM State Diagram dan State Table Untuk menganalisa gerbang yang dihubungkan dengan flip-flop dikembangkan suatu diagram state dan tabel state. Ada beberapa
Lebih terperinciAnalisa Model Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC)
Analisa Model Implementasi Field Programmable Gate Array (FPGA) dan Application Spesific Integrated Circuit (ASIC) Ferry Wahyu Wibowo 1 Jurusan Teknik Informatika, STMIK AMIKOM Yogyakarta, Jl. Ring Road
Lebih terperinciPendahuluan BAB I PENDAHULUAN
Pendahuluan BAB I PENDAHULUAN 1.1. Definisi Komputer Komputer merupakan mesin elektronik yang memiliki kemampuan melakukan perhitungan-perhitungan yang rumit secara cepat terhadap data-data menggunakan
Lebih terperinciBAB IV SIMULASI DAN UNJUK KERJA MODULASI WIMAX
BAB IV SIMULASI DAN UNJUK KERJA MODULASI WIMAX Sebelum pembuatan perangkat lunak simulator, maka terlebih dahulu dilakukan pemodelan terhadap sistem yang akan disimulasikan. Pemodelan ini dilakukan agar
Lebih terperinciArithmatika Komputer. Pertemuan 3
Arithmatika Komputer Pertemuan 3 2.3. Aritmetika Integer Membahas operasi aritmetika (Sistem Komplemen Dua) Penjumlahan Pengurangan Perkalian Pembagian Penjumlahan dan Pengurangan Penambahan pada complement
Lebih terperinciFrom M.R Zargham s book (Chapter 3.1)
PIPELINE HAZARD From M.R Zargham s book (Chapter 3.1) Pada Bab ini pembahasan akan meliputi: Struktur Pipeline Pengukuran Performance Jenis-jenis Pipeline Instruksi Pipeline Aritmatika Pipeline 1. Struktur
Lebih terperinciBABI PENDAHULUAN 1.1 Latar Belakang
BABI PENDAHULUAN 1.1 Latar Belakang Saat ini transformasi wavelet banyak sekali digunakan dan bermanfaat untuk analisis numerik, analisis isyarat, aplikasi kontrol dan aplikasi audio [1]. Dalam analisis
Lebih terperinciChapter 6 Input/Output
Chapter 6 Input/Output Masalah-masalah Input/Output Periferal yang bervariasi Pengiriman jumlah data yang berbeda Dengan kecepatan yang berbeda Dalam format yang berbeda Semua periferal I/O berkecepatan
Lebih terperinciUnit Control (Hardwired and Micro-programmed)
Unit Control (Hardwired and Micro-programmed) Implementasi Unit Kontrol Implementasi Hardwired Implementasi Microprogrammed Implementasi Hardwired Pada implementasi hardwired, pada dasarnya unit kontrol
Lebih terperinciPertemuan ke 6 Set Instruksi. Computer Organization Dosen : Eko Budi Setiawan
Pertemuan ke 6 Set Instruksi Computer Organization Dosen : Eko Budi Setiawan Tujuan Memahami representasi set instruksi, dan jenis-jenis format instruksi Mengetahui jenis-jenis type operand yang digunakan
Lebih terperinciAntarmuka LCD pada DST-AVR
Antarmuka LCD pada DST-AVR M1632 adalah merupakan modul LCD dengan tampilan 16 x 2 baris dengan konsumsi daya yang rendah. Modul ini dilengkapi dengan mikrokontroler yang didisain khusus untuk mengendalikan
Lebih terperinciLEMBAR TUGAS MAHASISWA ( LTM )
LEMBAR TUGAS MAHASISWA ( LTM ) RANGKAIAN DIGITAL Program Studi Teknik Komputer Jenjang Pendidikan Program Diploma III Tahun AMIK BSI NIM NAMA KELAS :. :.. :. Akademi Manajemen Informatika dan Komputer
Lebih terperinciPertemuan Ke-8 Unit I/O (Unit Masukan dan Keluaran)
Pertemuan Ke-8 Unit I/O (Unit Masukan dan Keluaran) Sistem komputer memiliki tiga komponen utama, yaitu : CPU, memori (primer dan sekunder), dan peralatan masukan/keluaran (I/O devices) seperti printer,
Lebih terperinciBAB II JARINGAN INTERKONEKSI BANYAK TINGKAT. Komponen utama dari sistem switching atau sentral adalah seperangkat sirkuit
BAB II JARINGAN INTERKONEKSI BANYAK TINGKAT 2.1 Konsep Switching Komponen utama dari sistem switching atau sentral adalah seperangkat sirkuit masukan dan keluaran yang disebut dengan inlet dan outlet.
Lebih terperinciBAB 1 PENDAHULUAN. 1.1 Latar Belakang Masalah
BAB 1 PENDAHULUAN 1.1 Latar Belakang Masalah Teknologi komunikasi digital telah berkembang dengan sangat pesat. Telepon seluler yang pada awalnya hanya memberikan layanan komunikasi suara, sekarang sudah
Lebih terperinciWilliam Stallings Computer Organization and Architecture
William Stallings Computer Organization and Architecture Chapter 3 Sistem Bus (sistem dan struktur interkoneksi komputer) Konsep Program Sistem Hardware-nya tidak dapat diubah-ubah Fungsi kerja hardware
Lebih terperinciBAB VII DASAR FLIP-FLOP
89 BAB VII ASAR FLIP-FLOP 1. Pendahuluan Pada bagian sebelumnya telah dibahas tentang rangkaian kombinasional, yang merupakan rangkaian dengan keluaran yang dikendalikan oleh kondisi masukan yang ada.
Lebih terperinciEksekusi instruksi Tipe R, LW-SW, Beq, dan Jump (Pertemuan ke-24)
Eksekusi instruksi Tipe R, LW-SW, Beq, dan Jump (Pertemuan ke-24) Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom April 2016 Instruksi Instruksi disimpan
Lebih terperinciSistem Komputer. Tiga komponen utama : CPU
PERTEMUAN Tiga komponen utama : CPU Sistem Komputer Memori (primer dan sekunder) Peralatan masukan/keluaran (I/O devices) seperti printer, monitor, keyboard, mouse, dan modem 1 Modul I/O Merupakan peralatan
Lebih terperinciHanif Fakhrurroja, MT
Pertemuan 6 Organisasi Komputer CPU dan Sistem Bus Hanif Fakhrurroja, MT PIKSI GANESHA, 2013 Hanif Fakhrurroja @hanifoza hanifoza@gmail.com Agenda Pertemuan 6 1 CPU 2 Sistem Bus Pendahuluan Video CPU CPU
Lebih terperinciKomponen-komponen Komputer
PERTEMUAN II Komponen-komponen Komputer Komponen CPU Register Register yang terdapat dalam CPU, yaitu : MAR (Memory Address Register) Menentukan alamat di dalam memori yang akan diakses untuk operasi Read/Write
Lebih terperinciBAB 7 REGISTER Register
BAB 7 - REGISTER/HAL. 98 BAB 7 REGISTER 7.. Register Sebuah flip flop dapat digunakan untuk menyimpan data bit, sehingga jika ada sederetan dari n buah FF, maka dapat dipergunakan untuk menyimpan data
Lebih terperinciArsitektur dan Organisasi Komputer. Set instruksi dan Pengalamatan
Arsitektur dan Organisasi Komputer Set instruksi dan Pengalamatan Komponen Komputer Karakteristik Instruksi Mesin Instruksi mesin (machine intruction) yang dieksekusi membentuk suatu operasi dan berbagai
Lebih terperinciBAB IV PEMODELAN SIMULASI
BAB IV PEMODELAN SIMULASI Pada tugas akhir ini akan dilakukan beberapa jenis simulasi yang bertujuan untuk mengetahui kinerja dari sebagian sistem Mobile WiMAX dengan menggunakan model kanal SUI. Parameter-parameter
Lebih terperinciadalah frekuensi detak masukan mula-mula, sehingga membentuk rangkaian
Pertemuan ke 2 1 BAB I Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang aplikasi elemen flip-flop pada counter dan register serta clock mode, pulse mode, dan level mode. Manfaat Memberikan
Lebih terperinciBAB VI RANGKAIAN KOMBINASI
BAB VI RANGKAIAN KOMBINASI Di dalam perencanaan rangkaian kombinasi, terdapat beberapa langkah prosedur yang harus dijalani, yaitu :. Pernyataan masalah yang direncanakan 2. Penetapan banyaknya variabel
Lebih terperinciReview Kuliah. TKC305 - Sistem Digital Lanjut. Eko Didik Widianto
Desain TKC305 - Sistem Lanjut Desain Eko Didik Sistem Komputer - Universitas Diponegoro Review Kuliah Sebelumnya dibahas tentang metodologi desain sistem digital menggunakan Xilinx ISE dan pengantar HDL
Lebih terperinciUnit Kendali (2) CONTROL UNIT. RegDst Branch. MemRead. MemToReg. Instruction (31-26) ALUOp MemWrite. ALUSrc. RegWrite
Unit Kendali MIPS Datapath #1 Unit Kendali (1) Tujuan: mengendalikan semua aktifitas prosesor, atau lebih tepatnya untuk mengendalikan semua komponen seperti ALU, PC, Register, dll Masukan: Operation Code
Lebih terperinciArsitektur Komputer. Rangkaian Logika Kombinasional & Sekuensial
Arsitektur Komputer Rangkaian Logika Kombinasional & Sekuensial 1 Rangkaian Logika Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu : Rangkaian Kombinasional adalah rangkaian yang kondisi
Lebih terperinciTahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer
Tahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer Register dan Counter Mohamad Dani (MHM) E-mail: mohamad.dani@gmail.com Hanya dipergunakan untuk kepentingan pengajaran di
Lebih terperinciBAB VIII REGISTER DAN COUNTER
BAB VIII REGISTER DAN COUNTER 8.1 Register Register adalah kumpulan dari elemen-elemen memori yang bekerja bersama sebagai satu unit. Register yang paling sederhana tidak lebih dari sebuah penyimpan kata
Lebih terperincidan Flip-flop TKC Sistem Digital Lanjut Eko Didik Widianto Sistem Komputer - Universitas Diponegoro
Elemen : dan Elemen : dan TKC-305 - Sistem Digital Lanjut Eko Didik Sistem Komputer - Universitas Diponegoro Tentang Kuliah Sebelumnya dibahas tentang desain blok rangkaian kombinasional beserta HDLnya.
Lebih terperinciMATERI PENGOLAHAN SINYAL :
MATERI PENGOLAHAN SINYAL : 1. Defenisi sinyal 2. Klasifikasi Sinyal 3. Konsep Frekuensi Sinyal Analog dan Sinyal Diskrit 4. ADC - Sampling - Aliasing - Quantiasasi 5. Sistem Diskrit - Sinyal dasar system
Lebih terperinciANALISIS PERBANDINGAN METODE PERKALIAN ARRAY DAN BOOTH. Hendra Setiawan 1*, Fahmi Nugraha 1. Jl. Kaliurang km.14.5, Yogyakarta 55582
ANALISIS PERBANDINGAN METODE PERKALIAN ARRAY DAN BOOTH Hendra Setiawan 1*, Fahmi Nugraha 1 1 Program Studi Teknik Elektro, Fakultas Teknologi Industri, Universitas Islam Indonesia Jl. Kaliurang km.14.5,
Lebih terperinciHanif Fakhrurroja, MT
Pertemuan 12 Organisasi Komputer Pipeline, Processor RISC dan CISC Hanif Fakhrurroja, MT PIKSI GANESHA, 2013 Hanif Fakhrurroja @hanifoza hanifoza@gmail.com http://hanifoza.wordpress.com Sub-siklus Instruksi
Lebih terperinciKuliah#11 TKC205 Sistem Digital. Eko Didik Widianto. 11 Maret 2017
Kuliah#11 TKC205 Sistem Digital Eko Didik Widianto Departemen Teknik Sistem Komputer, Universitas Diponegoro 11 Maret 2017 http://didik.blog.undip.ac.id/buku/sistem-digital/ 1 Review Kuliah Di kuliah sebelumnya
Lebih terperinciBAB III KEGIATAN PENELITIAN TERAPAN
BAB III KEGIATAN PENELITIAN TERAPAN Pada bab ini akan dijelaskan langkah-langkah yang akan digunakan dalam menyelesaikan Alat Simulasi Pembangkit Sinyal Jantung, berupa perangkat keras (hardware) dan perangkat
Lebih terperinciBAB IV PENGUKURAN DAN ANALISIS
BAB IV PENGUKURAN DAN ANALISIS Untuk mengetahui apakah hasil rancangan yang dibuat sudah bekerja sesuai dengan fungsinya atau tidak, perlu dilakukan beberapa pengukuran pada beberapa test point yang dianggap
Lebih terperinciDCH1B3 Konfigurasi Perangkat Keras Komputer
DCH1B3 Konfigurasi Perangkat Keras Komputer Register, Counter dan Memori 1 11/9/2016 1 Inti pembelajaran Memahami pengertian Register, Counter dan Memori. Mampu menjelaskan cara kerja Register, Counter
Lebih terperinciORGANISASI SISTEM KOMPUTER & ORGANISASI CPU Oleh: Priyanto
ORGANISASI SISTEM KOMPUTER & ORGANISASI CPU Oleh: Priyanto Komputer Digital adalah mesin elektronik yang dapat melakukan operasi- operasi aritmatik dan lojik. Komputer digital terdiri dari sistem interkoneksi
Lebih terperinciField Programmable Gate Array (FPGA) merupakan perangkat keras yang nantinya akan digunakan untuk mengimplementasikan perangkat lunak yang telah diran
DISAIN DAN IMPLEMENTASI FULL ADDER DAN FULL SUBSTRACTOR SERIAL DATA KEDALAM IC FPGA SEBAGAI PERCEPATAN PERKALIAN MATRIKS DALAM OPERASI CITRA Drs. Lingga Hermanto, MM,. MMSI., 1 Shandi Aji Pusghiyanto 2
Lebih terperinciOrganisasi Sistem Komputer
LOGO Organisasi Sistem Komputer OSK 10 Reduced Instruction Set Computer Pendidikan Teknik Elektronika FT UNY Perkembangan Komputer RISC Family concept melepaskan arsitektur mesin dari implementasinya.
Lebih terperinciGambar 3.1 Blok Diagram Port Serial RXD (P3.0) D SHIFT REGISTER. Clk. SBUF Receive Buffer Register (read only)
1. Operasi Serial Port mempunyai On Chip Serial Port yang dapat digunakan untuk komunikasi data serial secara Full Duplex sehingga Port Serial ini masih dapat menerima data pada saat proses pengiriman
Lebih terperinci2 Kecepatan Transformasi Wavelet Daubechies Empat
TRANSFORMASI WAVELET DAUBECHIES DENGAN MENGGUNAKAN SYSTEMC AWAL DARI DSP ENGINE Akhmad Mulyanto 0097 Abstrak. Desain VLSI DSP dalam VHDL mempunyai kendala nilai floating point yang tidak friendly, mengakibatkan
Lebih terperinciPERANCANGAN DAN SINTESIS ARSITEKTUR HARDWARE IFFT (INVERSE FAST FOURIER TRANSFORM) 32 TITIK BERBASIS BAHASA PEMROGRAMAN VHDL
PERANCANGAN DAN SINTESIS ARSITEKTUR HARDWARE IFFT (INVERSE FAST FOURIER TRANSFORM) 32 TITIK BERBASIS BAHASA PEMROGRAMAN VHDL Amalia Rizka Darmayanti 1, Achmad Hidayatno, S.T., M.T. 2, Darjat, S.T., M.T
Lebih terperinciM1632 MODULE LCD 16 X 2 BARIS (M1632)
M1632 MODULE LCD 16 X 2 BARIS (M1632) Deskripsi: M1632 adalah merupakan modul LCD dengan tampilan 16 x 2 baris dengan konsumsi daya yang rendah. Modul ini dilengkapi dengan mikrokontroler yang didisain
Lebih terperinciTI2043 Organisasi dan Arsitektur Komputer Tugas 2 Interrupt Driven I/O
TI2043 Organisasi dan Arsitektur Komputer Tugas 2 Interrupt Driven I/O Aditya Legowo Pra Utomo 2B 08501039 Tugas ini disusun untuk memenuhi salah satu tugas Mata Kuliah Organisasi dan Arsitektur Komputer
Lebih terperinciSimple As Possible (SAP) - 1. Abdul Syukur
Simple As Possible (SAP) - 1 Abdul Syukur abdulsyukur@eng.uir.ac.id http://skurlinux.blogspot.com 053740514 Perangkat Pembangun Pencacah Program (Program Counter) Register Masukan & Memory Address Register
Lebih terperinciArsitektur Dasar Mikroprosesor. Mikroprosesor 80186/80188
Arsitektur Dasar Mikroprosesor Mikroprosesor 80186/80188 Arsitektur 1. Lebar data bus diantaranya sebagai berikut : a. Mikroprosesor 80186 mempunyai bus data 16 bit b. Mikroprosesor 80188 mempunyai bus
Lebih terperinciMikroprosesor. Bab 3: Arsitektur Mikroprosesor. INTEL 8086 Generasi Awal Prosesor PENTIUM. Arsitektur Mikroprosesor 1
Mikroprosesor Bab 3: Arsitektur Mikroprosesor Generasi Awal Prosesor PENTIUM Arsitektur Mikroprosesor 1 20 bit Arsitektur Mikroprosesor 16 bit Register Antrian (FIFO) Arsitektur Mikroprosesor 2 Prosesor
Lebih terperinciR ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL
R ANGKAIAN LOGIKA KOMBINASIONAL DAN SEQUENSIAL Rangkaian Logika secara garis besar dibagi menjadi dua, yaitu Rangkaian logika Kombinasional dan rangkaian logika Sequensial. Rangkaian logika Kombinasional
Lebih terperinciP10 Media I/O Universitas Mercu Buana Yogyakarta
P10 Media I/O Universitas Mercu Buana Yogyakarta A. Sidiq P. 1 Sistem Komputer Komponen utama sistem komputer : CPU Memory (Primary & Secondary) I/O Devices Ex : I Keyboard, Mouse, Modem Ex : O Monitor,
Lebih terperinciMEMORI. Memori. Memori Pembantu. Eksternal - ROM - PROM - EPROM - EEPROM - Cache. Kategori Penghapusan Mekanisme penulisan. Electrically Readonly
MEMORI Utama Pembantu Internal - RAM - DRAM - SDRAM Eksternal - ROM - PROM - EPROM - EEPROM - Cache - Disk Magnetik - Pita Magnetik - Floppy Disk - Drum Magnetik - Optical Disk Tipe RAM ROM PROM EPROM
Lebih terperinciBAB I PENDAHULUAN 1.1 LATAR BELAKANG
BAB I PENDAHULUAN 1.1 LATAR BELAKANG Pada saat ini prosesor saat ini yang dikenal ada 2 yaitu. RISC dan CISC. Prosesor CISC merupakan prosesor yang memiliki intruksi yang kompleks untuk memudahkan penulisan
Lebih terperinciBAB III PERANCANGAN SISTEM DAN SIMULASI
BAB III PERANCANGAN SISTEM DAN SIMULASI Pada Tugas Akhir ini akan dianalisis sistem Direct Sequence CDMA dengan menggunakan kode penebar yang berbeda-beda dengan simulasi menggunakan program Matlab. Oleh
Lebih terperinciARSITEKTUR FPGA. Veronica Ernita K.
ARSITEKTUR FPGA Veronica Ernita K. Arsitektur Dasar FPGA Antifuse. Fine, Medium, dan Coarse-grained. MUX dan LUT Logic Block. CLB, LAB dan Slices. Fast Carry Chains. Embedded in FPGA. Processor Cores.
Lebih terperinciSimple As Possible (SAP) - 2. Abdul Syukur
Simple As Possible (SAP) - 2 Abdul Syukur abdulsyukur@eng.uir.ac.id http://skurlinux.blogspot.com 053740514 Arsitektur Komputer SAP-2 Persamaan dengan SAP-1 : Sama-sama komputer bit. Kesamaan ini dapat
Lebih terperinciBAB III PERANCANGAN ALAT
BAB III PERANCANGAN ALAT Pada bab tiga ini akan dijelaskan mengenai perancangan dari perangkat keras dan perangkat lunak yang digunakan pada alat ini. Dimulai dari uraian perangkat keras lalu uraian perancangan
Lebih terperinciPertemuan ke 5 BAB IV Sintesis Rangkaian Sekuensial (2) Deskripsi Manfaat Relevansi Learning Outcome Materi I. Rangkaian Memori Terbatas RAM dinamik
Pertemuan ke 5 1 BAB IV Sintesis Rangkaian Sekuensial (2) Deskripsi Pada bab ini akan dibahas tentang proses Rangkaian memori terbatas, dan penentuan kelas yang berbeda Manfaat Memberikan kompetensi untuk
Lebih terperinciBAB IV. Perancangan Decoder H.264
BAB IV Perancangan Decoder H.264 Pada bab ini akan dibahas perancangan modul-modul H.264 berbasis modul yang telah dirancang sebelumnya yaitu Inverse Transform [3], dan Deblocking Filter [2]. Rancangan
Lebih terperinciPENGANTAR ORGANISASI DAN ARSITEKTUR KOMPUTER SISTEM INPUT OUTPUT
PENGANTAR ORGANISASI DAN ARSITEKTUR KOMPUTER SISTEM INPUT OUTPUT EXTERNAL DEVICE Pembacaan di sisi manusia (screen, printer, keyboard) Pembacaan disisi mesin (monitoring, control) Komunikasi (modem, NIC)
Lebih terperinciCHAPTER 16 INSTRUCTION-LEVEL PARALLELISM AND SUPERSCALAR PROCESSORS
CHAPTER 16 INSTRUCTION-LEVEL PARALLELISM AND SUPERSCALAR PROCESSORS Apa itu superscalar? Salah satu jenis dari arsitektur, dimana superscalar adalah sebuah uniprocessor Suatu rancangan untuk meningkatkan
Lebih terperinciPertemuan 2 Organisasi Komputer II. Struktur & Fungsi CPU (I)
Pertemuan 2 Organisasi Komputer II Struktur & Fungsi CPU (I) 1 Menjelaskan tentang komponen utama CPU dan Fungsi CPU Membahas struktur dan fungsi internal prosesor, organisasi ALU, control unit dan register
Lebih terperinciModul ke: Aplikasi komputer. Sistem Operasi. Fakultas FEB. Handy Japar., SE., MM. Program Studi MKCU
Modul ke: Aplikasi komputer Sistem Operasi Fakultas FEB Handy Japar., SE., MM Program Studi MKCU http://www.mercubuana.ac.id Pengertian Operating System Perangkat lunak computer atau software yang bertugas
Lebih terperinciReal Time Clock Menggunakan I2C Bus pada Modul DST-52
Real Time Clock Menggunakan I2C Bus pada Modul DST-52 Jika pada umumnya IC Real Time Clock menggunakan jalur data pararel maka pada apliaksi ini akan dicontohkan penggunaan IC Real Time Clock menggunkan
Lebih terperinciArsitektur RISC merupakan kemajuan yang sangat dramatis dalam frase sejarah arsitektur CPU. Dan merupakan tantangan bagi arsitektur konvensional
PERTEMUAN Arsitektur RISC merupakan kemajuan yang sangat dramatis dalam frase sejarah arsitektur CPU. Dan merupakan tantangan bagi arsitektur konvensional Walaupun sistem RISC telah ditentukan dan dirancang
Lebih terperinciBAB VII REGISTER. Keluar dan masuknya data ke dalam register dapat dilakukan dengan 2 cara:
TEKNIK IGITAL-REGISTER/HAL. BAB VII REGISTER REGISTER Sebuah flip flop dapat digunakan untuk menyimpan data bit, sehingga jika ada sederetan dari n buah FF, maka dapat dipergunakan untuk menyimpan data
Lebih terperinciBAB III PERANCANGAN ALAT
BAB III PERANCANGAN ALAT 3.1 Tujuan Perancangan Tujuan dari perancangan ini adalah untuk menentukan spesifikasi kerja alat yang akan direalisasikan melalui suatu pendekatan analisa perhitungan, analisa
Lebih terperinciISSN : e-proceeding of Engineering : Vol.3, No.3 December 2016 Page 4724
ISSN : 2355-9365 e-proceeding of Engineering : Vol.3, No.3 December 2016 Page 4724 PERANCANGAN DAN IMPLEMENTASI ALGORTIMA FFT 64 TITIK MENGGUNAKAN MULTIPATH DELAY COMMUTATOR PADA FPGA DESIGN AND IMPLEMENTATION
Lebih terperinciKumpulan instruksi lengkap yang dimengerti
Set Instruksi: 1 Set instruksi? Kumpulan instruksi lengkap yang dimengerti oleh CPU Operasi dari CPU ditentukan oleh instruksiinstruksi yang dilaksanakan atau dijalankannya. Instruksi ini sering disebut
Lebih terperinciJAWABAN ORGANISASI KOMPUTER 7 Agustus 2004
JAWABAN ORGANISASI KOMPUTER 7 Agustus 2004 1. Jelaskan maksud dari konsep Stored Program Computer serta sebutkan unit-unit yang harus ada serta fungsinya sampai pada level register. Memor utama menyimpan
Lebih terperinciLatihan 19 Maret 2013
Arsitektur Komputer Latihan 19 Maret 2013 Nama : Neige Devi Samyono (55412277) Shekar Denanda (56412970) Kelas : 2IA15 Tahun : 2013/2014 Mata Kuliah : Arsitektur Komputer Dosen : Fauziah S.Kom JURUSAN
Lebih terperinci