DAFTAR ISI HALAMAN PENGESAHAN...iii PERNYATAAN... iv MOTO DAN PERSEMBAHAN... v PRAKATA... vi DAFTAR ISI... vii DAFTAR GAMBAR... xi DAFTAR TABEL... xiv PENGERTIAN DAN SINGKATAN... xv INTISARI... xviii ABSTRACT... xix BAB I. PENDAHULUAN... 1 1.1. Latar Belakang... 1 1.2. Rumusan Masalah... 4 1.3. Tujuan dan Manfaat Penelitian... 5 1.4. Batasan Penelitian... 6 1.5. Kontribusi... 7 BAB II. TINJAUAN PUSTAKA... 8 2.1. Tinjauan Penelitian Tentang Fault Tolerance pada Satelit... 8 2.1.1. Fault Tolerance yang menggunakan Error Detection and Correction (EDAC) untuk penanganan data.... 8 2.1.2. Fault Tolerance yang menggunakan Teknik Modular Redundancy pada FPGA... 10 2.2. Tinjauan Penelitian Tentang Dynamic Partial Reconfiguration (DPR)14 BAB III. METODOLOGI PENELITIAN... 22 3.1. Perumusan Masalah... 23 3.2. Menetapkan Tujuan... 23 3.3. Studi Pustaka... 23 3.4. Pengumpulan Data dan Teori... 23 3.5. Analisa Awal... 24 vii
3.6. Menentukan Metode Penelitian... 24 3.7. Implementasi dan Pengujian... 24 3.7.1. Tahapan implementasi... 25 3.7.2. Tahapan pengujian... 26 3.8. Analisa hasil... 28 3.9. Kesimpulan dan Saran... 29 BAB IV. LANDASAN TEORI DAN HIPOTESIS... 30 4.1. Landasan Teori... 30 4.1.1. On-Board Computer (OBC)... 30 4.1.2. Field-Programmable Gate Array (FPGA)... 31 4.1.3. Dynamic Partial Reconfiguration (DPR)... 33 4.1.4. Microblaze Processor... 35 4.1.5. Global positioning system (GPS) receiver... 36 4.1.6. Fault tolerance... 36 4.1.7. Triple Modular Redundancy (TMR)... 37 4.1.8. Error Detection and Correction (EDAC)... 38 4.1.9. Orbit Satelit... 42 4.1.10. Proses kejadian Single Even Effect (SEE), Single Even Upset (SEU) dan Multiple Even Upset (MEU)... 44 4.1.11. Proses perambatan error dari suatu modul... 45 4.1.12. Tinjauan Lokasi dan Waktu Radiasi Berbahaya Pada Ruang Angkasa... 45 4.2. Hipotesis... 47 BAB V. METODE PENELITIAN... 48 5.1. Peralatan... 48 5.2. Rancangan Sistem... 48 5.2.1. Mode Default dan Critical dan penerapan Dynamic Partial Reconfiguration (DPR)... 50 5.2.2. Sinkronisasi pada modul... 54 5.2.3. Strategi penempatan konfigurasi data pada FPGA... 55 5.2.4. Flowchart Software untuk Micro Blaze Processor... 56 viii
5.2.5. Voter dan error detector... 58 5.3. Pengujian Sistem... 61 5.3.1. Pengujian perpindahan mode... 61 5.3.2. Pengujian dengan fault injection... 62 5.3.3. Pemodelan pada pengujian dengan metode fault injection with contact... 63 5.3.4. Pengukuran penggunaan resource... 66 5.3.5. Pengukuran kecepatan DPR... 66 5.3.6. Perancangan software untuk pengujian... 68 BAB VI. IMPLEMENTASI... 70 6.1. Pembuatan Modul Menggunakan Kode VHSIC Hardware Description Language (VHDL)... 70 6.2. Pembuatan Voter Unit dan Error Detector... 71 6.3. Pembuatan File Netlist File That Contain Information (NGC) dari Module Unit dan Voter Unit... 73 6.4. Pembuatan Platform Dynamic Partial Reconfiguration (DPR) dan Intellectual Property (IP) pada proyek Xilinx Platform Studio (XPS) 73 6.5. Mengoperasikan DPR dengan Memprogram Microblaze Menggunakan Kode "C" pada Xilinx Development Kit (SDK)... 77 6.6. Merencanakan DPR Menggunakan Plan Ahead... 79 6.7. Pembuatan File Image... 80 BAB VII. PENGUJIAN DAN ANALISIS... 83 7.1. Pengujian Perpindahan Mode Berdasarkan data GPS dummy dan Data Critical Mode... 83 7.2. Pengujian dengan Pemberian Fault Injection untuk Mengetahui Tingkat Robustness Pada Sistem... 84 7.3. Analisis Data Output Pada masing-masing Modul yang Masuk ke Input Voter Unit... 89 7.4. Analisis Probabilistik SEE yang Terjadi Pada Orbit Satelit Berkenaan dengan Area Orbit, SEE Arrivel Time dan Durasi Radiasi.... 91 ix
7.5. Analisis Tingkat Efisiensi pada Sistem Dibandingkan dengan Fault Tolerance Lain... 93 7.6. Analisis DPR pada Sistem Fault Tolerance... 98 7.7. Analisis Terhadap Penambahan Modul Sebagai Metode Peningkatan Ketahanan Fault Tolerance... 100 BAB VIII. KESIMPULAN DAN PENELITIAN SELANJUTNYA... 103 LAMPIRAN...110 x
DAFTAR GAMBAR Gambar 1.1 Diagram diagram tulang ikan rumusan masalah... 5 Gambar 2.1 Posisi fault tolerance yang ada berdasarkan diagram tulang ikan rumusan masalah... 21 Gambar 3.1 Alur Metodologi Penelitian... 22 Gambar 4.1 Posisi OBC terhadap sub sistem lain pada satelit mikro... 31 Gambar 4.2 Struktur dasar pada FPGA... 32 Gambar 4.3 Logic Cell... 32 Gambar 4.4 Modifikasi fungsi dan pengurangan memori Partial Reconfiguration... 34 Gambar 4.5 Metode Rekonfigurasi Partial FPGA... 34 Gambar 4.6 Arsitektur Microblaze Processor... 35 Gambar 4.7 Arsitektur TMR... 37 Gambar 4.8 Automatic Repeat Request... 38 Gambar 4.9 Forward error channel... 39 Gambar 4.10 Orbit satelit ditinjau dari bentuk... 42 Gambar 4.11 Orbit satelit ditinjau dari ketinggian... 43 Gambar 4.12 Penyebab radiasi neutron pada SRAM FPGA... 44 Gambar 4.13 Perambatan error dari memori sampai kepada luaran pada modul. 45 Gambar 4.14 Lokasi South Atlantic Anomaly (SAA)... 46 Gambar 4.15 Lokasi SAA... 46 Gambar 5.1 Blok Rancangan Sistem Fault Tolerance pada OBC... 50 Gambar 5.2 Default Mode... 51 Gambar 5.3 Critical Mode... 51 Gambar 5.4 Arsitektur Sistem Fault tolerance... 52 Gambar 5.5 Arsitektur setiap modul... 52 Gambar 5.6 Posisi rekonfigurasi pada Block RAM FPGA untuk masing-masing Modul... 53 Gambar 5.7 Skenario proses sinkronisasi antar modul... 54 xi
Gambar 5.8 Penempatan modul pada FPGA dengan menggunakan set pblock size tool pada PlanAhead... 55 Gambar 5.9 Flowchart software pada MicroBlaze Processor... 57 Gambar 5.10 Arsitektur Voter... 58 Gambar 5.11 Kode VHDL masukan dan luaran pada port unit voter... 59 Gambar 5.12 Kode VHDL inti voter unit... 59 Gambar 5.13 Hasil kompilasi ISE Navigator penggunaan resource oleh voter unit... 60 Gambar 5.14 Pseudo code Error Detector... 61 Gambar 5.15 Input pada salah satu komponen "and" pada modul... 64 Gambar 5.16 Port input data pada modul... 64 Gambar 5.17 Metode pengujian dengan fault injection... 65 Gambar 5.18 Kode C untuk inisiasi AXI Timer... 67 Gambar 5.19 Kode C untuk perhitungan kecepatan DPR... 68 Gambar 5.20 Flowchart software pengujian... 69 Gambar 6.1 Kode VHDL Port pada Module Unit... 70 Gambar 6.2 Kode VHDL port pada VU... 72 Gambar 6.3 Kode VHDL untuk Voter dan error detector... 72 Gambar 6.4 Kode VHDL untuk mendeteksi error pada modul... 73 Gambar 6.5 Kode VHDL untuk penempatan komponen pada user logic... 75 Gambar 6.6 Kode VHDL untuk inisiasi dan mapping pada user logic... 76 Gambar 6.7 Kode VHDL untuk kode mapping untuk VU pada user logic... 77 Gambar 6.8 Kode C untuk mendeteksi modul dan mitigasi modul yang error... 78 Gambar 6.9 Kode VHDL untuk membaca luaran dari voter unit... 78 Gambar 6.10 Data flow pada DPR untuk merekonfigurasi modul yang fault... 79 Gambar 6.11 Susunan data pada file Image.... 80 Gambar 6.12 Flowchart software untuk Pembuatan file Image... 81 Gambar 6.13 Form untuk mempermudah pembuatan file Image... 82 Gambar 7.1 Hasil Pengujian perpindahan mode... 84 Gambar 7.2 Pengujian dengan pemberian fault injection... 86 xii
Gambar 7.3 Kode VHDL untuk mendapatkan data asli setelah diketahui syndrome... 89 Gambar 7.4 Hasil simulasi sinyal dari output masing-masing modul dan input menuju voter unit... 90 Gambar 7.5 Jumlah SEU setiap hari pada satelit Orbview-2 dari 1 Jan 99 s.d. 6 April 2003... 92 Gambar 7.6 Lokasi Geograpi SEU pada 13 Juli 2000.... 93 Gambar 7.7 Modifikasi fungsi pada resource modul yang tidak digunakan... 94 Gambar 7.8 Penghitungan sumber daya pada modul... 95 Gambar 7.9 Sistem Monitor Virtex 6 untuk mengukur tegangan pada FPGA... 97 Gambar 7.10 Gambaran memori address pada FMR dan penyebab sistem fault 101 xiii
DAFTAR TABEL Tabel 2.1 Perbandingan penelitian yang terkait dengan Fault Tolerance... 15 Tabel 5.1 Pengujian dengan pemberian Fault Injection... 63 Tabel 6.1 Software accessible register... 77 Tabel 7.1 Perbandingan fault tolerance pada penggunaan resource yang sama.. 98 Tabel 7.2 Kecepatan Proses Mitigasi terhadap Modul yang error... 100 xiv