LAPORAN TAHUNAN PENELITIAN HIBAH BERSAING

Transkripsi

1 LAPORAN TAHUNAN PENELITIAN HIBAH BERSAING METODE EFISIENSI AREA INTEGRATED CIRCUIT (IC) DENGAN REDUKSI WORDLENGTHS UNTUK MENINGKATKAN KINERJA PERANGKAT KOMPUTASI ELEKTRONIK Tahun ke 1 dari rencana 3 tahun Zulfikar, S.T., M.Sc. NIDN Hubbul Walidainy, S.T., M.T. NIDN Dibiayai oleh Universitas Syiah Kuala, Kementerian Pendidikan dan Kebudayaan, sesuai dengan Surat Perjanjian Penugasan Dalam Rangka Pelaksanaan Penelitian Hibah Bersaing Tahun Anggaran 2014 Nomor: 498/UN11/S/LK-BOPT/2014 tanggal 26 Mei 2014 UNIVERSITAS SYIAH KUALA NOVEMBER 2014

2 LAPORAN TAHUNAN PENELITIAN HIBAH BERSAING METODE EFISIENSI AREA INTEGRATED CIRCUIT (IC) DENGAN REDUKSI WORDLENGTHS UNTUK MENINGKATKAN KINERJA PERANGKAT KOMPUTASI ELEKTRONIK Tahun ke 1 dari rencana 3 tahun Zulfikar, S.T., M.Sc. NIDN Hubbul Walidainy, S.T., M.T. NIDN Dibiayai oleh Universitas Syiah Kuala, Kementerian Pendidikan dan Kebudayaan, sesuai dengan Surat Perjanjian Penugasan Dalam Rangka Pelaksanaan Penelitian Hibah Bersaing Tahun Anggaran 2014 Nomor: 498/UN11/S/LK-BOPT/2014 tanggal 26 Mei 2014 UNIVERSITAS SYIAH KUALA NOVEMBER 2014

3

4 RINGKASAN Perkembangan teknologi integrated circuit (IC) yang kian pesat dan kebutuhan akan bertambahnya informasi yang dapat disajikan dalam sebuah perangkat komputasi elektronik dewasa ini telah mendorong para peneliti untuk menemukan cara menghemat area yang terpakai oleh rangkaian komputasi dalam sebuah IC. Penelitian ini bertujuan menerapkan metode baru dengan cara reduksi wordlengths untuk menghemat area dari suatu IC guna meningkatkan kinerja dari perangkat komputasi elektronik. Dengan berkurangnya wordlengths, maka area yang dibutuhkan dalam sebuah IC untuk rangkaian komputasi akan semakin kecil. Pada penelitian ini, untuk tahun pertama dipilih rangkaian pembangkit bilangan random jenis berdasarkan algoritma Linear Congruential Generator (LCG) sebagai target untuk diefisiensikan. Rangkaian tersebut dirancang dengan menggunakan blok-blok dasar operasi aritmatika seperti penambah, pengurang dan pengali. Tahapan awal dari teknik reduksi wordlength yang diajukan telah berhasil diaplikasikan pada rangkaian tersebut. Rangkaian pembangkitan bilangan random 8 bit dan teknik perancangannya disajikan secara detail. Hasil simulasi behavior, synthesis, simulasi waktu dan perbandingan penerapan terhadapa beberapa chip FPGA dari Xilinx dipaparkan pada bab 5. Hasil awal dari penelitian ini telah dipublikasikan pada jurnal internasional IJECCE edisi Juli-Agustus Dan hasil lanjutan telah diterima pada seminar internasional ICCEI Hasil lanjutan ini lebih efisien dari rancangan sebelumnya. Dengan demikian penelitian ini telah mencapai tujuan keseluruhan. Keywords: Integrated Circuit, Penghematan Area, Reduksi Wordlengths, VHDL, FPGA, Linear Congruential Generator i

5 PRAKATA Penelitian ini bermaksud untuk menghemat area suatu IC dari perangkat komputasi elektronik dengan harapan kinerja perangkat tersebut semakin meningkat. Penelitian ini memakai menerapkan teknik reduksi/ pengurangan wordlength dari rangkaian pembangkitan bilangan random. Diharapakan area yang dibutuhkan dalam sebuah IC untuk rangkaian bilangan random semakin kecil. Adapun Metode dan tahapan penelitian yang digunakan adalah sebagai berikut: Studi Literatur, mempelajari beberapa rangkaian aritmatika kompleks yang akan dijadikan sasaran penelitian. Implementasi Software, pemodelan rangkaian-rangkaian target ke dalam hardware melalui program VHDL akan dilakukan. Beberapa program simulasi telah dipilih, antara lain Xilinx ISE dan Quartus Altera. Perbandingan, bersama dengan rancangan metode baru, akan disimulasikan juga rangkaian-rangkaian aritmatika konvensional yang telah dipakai saat ini. Jika area dari rangkaian dengan metode baru tidak lebih hemat, maka akan dilakukan pemrograman ulang. Perbandingan akan dilakukan melalui software dari Xilinx dan Altera. Pengembangan Lanjut, setelah diimplementasikan ke FPGA, akan dikaji kemungkinan penghematan lebih lanjut terhadap rangkaian yang dipilih. Jika memungkinkan akan dilakukan dan dimulai pemrograman ulang. Penulis mengucapkan terima kasih yang sebesar-besarnya kepada pihak-pihak yang telah membantu terlaksananya penelitian ini. ii

6 DAFTAR ISI RINGKASAN i PRAKATA ii DAFTAR ISI iii DAFTAR TABEL v DAFTAR GAMBAR vi DAFTAR LAMPIRAN vii BAB I. PENDAHULUAN 1 BAB II. STUDI PUSTAKA VHDL Paket Library IEEE untuk Konversi Bilangan Linear Congruential Generator 4 BAB III. TUJUAN DAN MANFAAT PENELITIAN Tujuan Penelitian Mamfaat Penelitian 5 BAB IV. METODE PENELITIAN 6 BAB V. HASIL YANG DICAPAI Desain Rangkaian LCG Rangkaian Umum dari LCG Reduksi Wordlengths Implementasi dan Analisa Simulasi Behavior Hasil Synthesis Simulasi Waktu Perbandingan Desain LCG Efisien Rangkaian Perbandingan 15 BAB VI. RENCANA TAHAPAN BERIKUTNYA 18 BAB VII. KESIMPULAN DAN SARAN 19 iii

7 DAFTAR PUSTAKA 20 iv

8 DAFTAR TABEL Tabel I. Daftar perintah konversi bilangan antara integer, signed dan unsigned 4 Tabel II. Daftar perintah konversi bilangan antara standard logic vector, signed dan unsigned 4 Tabel III. Perbandingan frekuensi maksimum diantara chip-chip Xilinx 13 Tabel IV. Perbandingan area yang dibutuhkan diantara chip-chip Xilinx 14 Tabel V. Perbandingan area yang diperlukan diantara chip-chip Xilinx 15 Tabel VI. Perbandingan maksimum frekuensi diantara chip-chip Xilinx 16 Tabel VII. Perhitungan area berdasarkan hasil synthesis untuk modulus 8 bit (desain sebelumnya) 16 Tabel VIII. Perhitungan area berdasarkan hasil synthesis untuk modulus 8 bit (desain baru) 16 Tabel IX. Perhitungan area berdasarkan hasil synthesis untuk modulus 16 bit (desain sebelumnya) 17 Tabel X. Perhitungan area berdasarkan hasil synthesis untuk modulus 16 bit (desain baru) 17 Tabel XI. Perhitungan area berdasarkan hasil synthesis untuk modulus 32 bit (desain sebelumnya) 17 Tabel XII. Perhitungan area berdasarkan hasil synthesis untuk modulus 31 bit (desain baru) 17 v

9 DAFTAR GAMBAR Gambar 4.1 Fishbone diagram metode penelitian 6 Gambar 5.1 Blok diagram operasi LCG 8 Gambar 5.2 Rangkaian umum dari LCG 9 Gambar 5.3 Rangkaian sinyal pengendali untuk rangkaian LCG 9 Gambar 5.4 Reduksi wordlength pada blok pengali 10 Gambar 5.5 Reduksi wordlength pada blok penambah 10 Gambar 5.6 Hasil dari simulasi behavior dengan m=255, seed=7, a=3, c=1 11 Gambar 5.7 Hasil dari simulasi behavior dengan m =2 16-1, seed=7, a=3, c=1 11 Gambar 5.8 Hasil dari simulasi behavior dengan m = , seed=7, a=3, c=1 11 Gambar 5.9 Pegamatan lebih dekat dari simulasi waktu 12 Gambar 5.10 Desain rangkaian yang di ajukan untuk efisiensi area lebih lanjut (n=8) 14 Gambar 5.11 Desain wordlengths pada blok pengali 15 Gambar 5.12 Desain wordlengths pada blok penambah 15 vi

10 DAFTAR LAMPIRAN LAMPIRAN I: BIODATA KETUA TIM PENELITI 21 LAMPIRAN II: BIODATA ANGGOTA TIM PENELITI 24 LAMPIRAN III: Publikasi Artikel pada Jurnal Internasional 26 LAMPIRAN IV: Publikasi Artikel pada Seminar Internasional 32 vii