DESAIN RANCANGAN ALGORITMA DAN ARSITEKTUR DARI MODEL ARS ITEKTUR KONEKSI ANTAR JARINGAN KOHEREN MENGGUNAKAN SYNDEX CAD

Transkripsi

1 THE DESIGNING OF ARCHITECTURE AND ALGORITHM FROM ARCHITECTURAL MODEL OF NETWORK COHERENT CONNECTIONS USING SYNDEX CAD Suciaty Endangsih, Dr. Eri Prasetyo Wibowo Undergraduate Program, Faculty of Industrial Engineering, 2010 Gunadarma University Key Word : algorithm design; architectural connection; coherent network; SYNDEX CAD ABSTRACT : Along with developments in the field of technologyone such as machine vision camera system that has higher performance, memory and storage space bigger then needed a camera system with special specification SPSI. Hence in 2004 Paul Stravers research design a multiprocessor architecture model of the connection between coherent network. In this thesis, author create and discusses how the algorithm and architecture design of the architectural design model of internetwork connections resulting in a coherent form of le script m4 program which then can be used in chip manufacturing. For algorithm and architecture dsigning software author uses CAD SynDEx

2 DESAIN RANCANGAN ALGORITMA DAN ARSITEKTUR DARI MODEL ARS ITEKTUR KONEKSI ANTAR JARINGAN KOHEREN MENGGUNAKAN SYNDEX CAD Suciaty Endangsih, Mahasiswa Sarjana Strata Satu (S1) Jurusan Teknik Informatika, Fakultas Teknologi Industri Universitas Gunadarma uchie 5 urat@yahoo.com Abstract Seiring dengan perkembangan teknologi salah satunya pada bidang mesin visi seperti system kamera yang memiliki performa yang semakin tinggi, memori dan tempat penyimpanan yang semakin besar maka dibutuhkan system kamera dengan spesifikasi khusus. Dengan ini pada tahun 2004 Paul Stravers melakukan penelitian suatu model rancangan multiprosesor arsitektur koneksi antar jaringan koheren. Pada skripsi ini, penulis membuat dan membahas bagaimana rancangan algoritma dan arsitektur dari model rancangan arsitektur koneksi antar jaringan koheren sehingga menghasilkan skrip program berupa file m4 yang selanjutnya dapat digunakan dalam pembuatan chip. Untuk perancanagan algoritma dan arsitektur penulis menggunakan perangkat lunak SynDEx CAD. Kata Kunci : Algoritma, Arsitektur, Arsitektur Koneksi Antar Jaringan Koheren, Syndex CAD I. P E N D A H U L U A N Berdasarkan model Arsitektur Koneksi Antar Jaringan Koheren Strav penulis membuat rancangan algoritma dan arsi- tektur dengan menggunakan bantuan perangkat lunak Syn- DEx CAD yang keluarannya berupa skrip hasil dari hunbungan antara algoritma dan arsitektur dari rancangan tersebut yang telah degenerate. Penulis membuat rancangan algoritma yang didalamnya terdapat router yang berfungsi untuk membagi data kepada 8 prosesor elemen serta menjadi tempat komunikasi antara prosesor elemen tersebut, proses pengolahan data pada prosesor elemen, serta register yang berfungsi untuk menyatukan data pada memori. Sedangkan perancangan arsitektur terdiri dari rancangan media transmisi, arsitektur pada setiap prosesor elemen dan arsitektur utama untuk proses lainnya selain prosesor elemen. Pada rancangan ini ketika ada data maka data akan langsung diteruskan ke dalam router. Didalam router dilakukan pengecekan status dari prosesor elemen, data dibagikan kepada prosesor elemen yang memiliki status siap menerima data, diberikan delay yang berbeda untuk pengiriman data dari router kedalam prosesor elemen agar tidak terjadi kemacetan dalam pengiriman data, didalam prosesor elemen data diolah dan dikirimkan kedalam register, setelah prosesor elemen selesai memproses data maka prosesor elemen memberikan staus siap menerima data ke bagian router, kemudian didalam register data yang telah diproses oleh tiap prosesor elemen disatukan kembali dan selanjutnya dikirim ke dalam memori. Setelah membuat rancangan algoritma dan arsitektur dilakukan adequation untuk mencari kecocokan antara algoritma dan arsitektur, setelah berhasil di-adequation maka tahap selanjutnya adalah menggenerate code yang akan menghasilkan skrip program berupa file m4 dan m4x. Dari skrip program inilah yang pada penelitian berikutnya dapat diimplementasikan untuk pembuatan chip. I I. R U M U S A N M A S A L A H Membuat rancangan algoritma dan arsitektur dari model rancangan Strav untuk dapat memproses data dengan jumlah yang besar dalam waktu yang singkat dengan hasil akhir berupa file m4 dan m4x. I I I. T I N J A U A N P U S T A K A Prosesor adalah Sebuah Integrated Circuit yang mengontrol keseluruhan jalannya sebuah sistem komputer. Prosesor digunakan sebagai pusat atau otak dari komputer yang berfungsi untuk melakukan perhitungan dan menjalankan tugas. Pengolahan paralel adalah metode komputasi yang membagi beban kedalam beberapa bagian kecil sub proses komputasi dimana sub komputasi dijalankan pada prosesor yang berbeda secara bersamaan dan saling berinteraksi satu dengan yang lain untuk menyelesaikan masalah komputasi. Multiprosesor adalah sistem komputer dengan dua atau lebih CPU identik yang membagi akses secara penuh kepada common RAM (Shared Memory Multi processor). Berdasarkan paradigmanya multiprosesor terbagi atas dua katagori yaitu synchronous dan asynchronous. Pada synchronous multiprosesor penjadualan proses ( yang ada dalam ready queue ) dilakukan secara independent oleh masing - masing prosesor. Sedangkan asyn-

3 chronous multiprosesor disebut juga dengan Master Slave Multi Processor. Master Processor bertugas untuk menjadualkan dan mengalokasikan proses yang akan dijalankan oleh Slave Processors. Master Processor melakukan pekerjaan yang

4 berhubungan dengan System, CPU lainnya (Slave) melayani user requests. Aplikasi real time yaitu aplikasi yang memiliki dibatasi oleh rentang waktu dan memiliki tenggat waktu (deadline) yang jelas dengan respon yang cepat danketepatan pelaksanaan instruksi / tugas. Pada pembuatan rancangan ini penulis menggunakan bantuan perangkat lunak SynDex yang merupakan perangkat lunak system CAD yang dapat diperoleh secara bebas yang telah dikembangkan di Rocquencourt INRIA, Perancis. SynDEx mendukung AAA metodologi (Adequation Algorithme Architecture) untuk proses pendistribusian. Tujuan adequation, (yang dalam bahasa Prancis yang berarti efisiensi pencocokan) adalah untuk mencari pencocokan yang terbaik antara algoritma dan sebuah arsitektur. Optimasi AAA heuristik yang heterogen menangani arsitektur dan komunikasi antar prosesor. elemen dan menyalurkan data dari memori kedalam prosesor elemen. Pada blok ini mendapat masukan dari prosesor elemen yaitu berupa data yang menginformasikan status dari tiap-tiap prosesor elemen. Status tersebut terbagi menjadi 2 kondisi yaitu prosesor elemen siapa menerima data dan prosesor elemen sedang memproses data. Bila ada prosesor elemen memberikan status siap menerima data maka blok ini akan langsung menyalurkan data dari memori ke dalam prosesor elemen tersebut. Namun bila status prosesor elemen sedang memproses data maka blok ini akan mencari prosesor elemen lain yang sedang menganggur untuk diberikan data. I V. P E R A N C A N G A N D A N I M P L E M E N T A S I Menjelaskan bagaimana pengimplementasian rancangan algoritma dan arsitektur dari model Arsitektur Koneksi Antar Jaringan Strav menggunakan perangkat lunak SynDEx CAD. Fig. 1. Model Arsitektur Koneksi Antar Jaringan Koheren (Strav 2004) A. A L G O R I T M A R A N C A N G A N P R O S E S O R E L E M E N Fig. 3. Router kondisi P8 = 0 dan p8 = 1 tersebut tidak masuk kedalam prosesor elemen secara bersamaan. Hal ini dilakukan untuk mencegah terjadinya tabrakan pengiriman data. Pada blok ini terdapat 8 delay yang disesuaikan dengan jumlah dari prosesor elemen. Blok prosesor elemen berfungsi untuk memproses data dan menyalurkannya kedalam register. Pada rancangan ini terdapat dua masukan yaitu masukan data berupa image dan masukan data dari memori, kedua masukan ini akan digabungkan didalam prosesor elemen yang selanjutnya akan diproses. Setelah data diproses maka data tersebut akan disalurkan ke dalam register. Blok ini juga meberikan informasi status dari setiap prosesor elemen yang akan diberikan ke dalam blok router untuk meminta data. Fig. 4. Algoritma Prosesor Elemen Fig. 2. GAlgoritma Rancangan Prosesor Elemen Blok masukan terdiri dari 2 bagian yaitu masukan berupa image dan masukan yang berasal dari memori. Masukan berupa image memiliki prioritas utama maka masukan ini langsung disalurkan ke prosesor elemen untuk diproses. Sedangkan masukan dari memori harus masuk terlebih dahulu kedalam blok router dan delay untuk menunggu giliran diproses oleh prosesor elemen yang siap menerima data. Blok router berfungsi untuk mengecek status dari setiap prosesor Blok delay berfungsi untuk memberikan waktu jeda pengiriman data dari blok router ke blok prosesor elemen agar data Blok register merupakan tempat sementara data dikumpulkan dan disatukan dari setiap keluaran prosesor elemen sebelum data yang telah lengkap disimpan pada memori tetap yang bersifat non-volatil. Pada dasar register merupakan bagian dari memori yang digunakan sebagai penyimpanan sementara yang bersifat volatil. Pada blok ini terdapat operasi penjumlahan yang berfungsi untuk menggabungkan data yang sebelumnya

5 dibagi untuk diproses oleh 8 prosesor elemen. Fig. 8. Algoritma Utama dengan Tambahan Grup Opeasroperasi Fig. 5. Algoritma Register Blok keluaran adalah merupakan memori utama dimana data yang berupa gambar akan disimpan, memori ini bersifat non-volatil. B. A R S I T E K T U R R A N C A N G A N P R O S E S O R P A R A L E L V I. S I M U L A S I P E N J A D W A L A N Simulasi penjadwalan menampilkan tahap-tahap proses dari rancangan algoritma dan arsitektur yang telah dibuat. Warna kuning yang menandakan algoritma interupsi, warna hijau sebagai algoritma pendahulu/predecessors dan media komunikasi pendahulu dan warna merah sebagai algoritma hasil/sucessors dan media komunikasi hasil. Fig. 6. Arsitektur Rancangan Prosesor Paralel Blok operator merupakan blok dimana algoritma ditempatkan pada sebuah rancangan arsitektur untuk menghasilkan kode dalam bentuk file m4. Blok media komunikasi sebagai media penghubung untuk berkomunikasi antar operator arsitektur yang telah ditambahkan algoritma. Arsitektur utama merupakan tempat dimana operator dan media komunikasi berada untuk dapat saling berhubungan melakukan komunikasi. Fig. 7. Arsitektur Utama V. GRUP OPERASI Untuk dapat berhubungan arsitektur dengan algoritma atau dengan kata lain menempatkan algoritma yang telah dibuat ke model arsitektur yang dirancang maka diperlukan suatu grup operasi. Fig. 9. Simulasi PenjadwalanPE4color V I I. P E M B U A T A N K O D E D A R I R A N C A N G A N Pembuatan kode (m4 dan m4x) dengan cara melakukan generate code merupakan hasil akhir dari penulisan ini yang akan digunakan dalam pembuatan chip dengan cara melakukan konversi ke bahasa VHDL untuk pembuatan Multi- Processor System on Chip (MPSOC). V I I I. K E S I M P U L A N D A N S A R A N A. KESIMPULAN Berdasarkan dari penilitian ini menghasilkan sebuah aplikasi berupa desain rancangan algoritma dan arsitektur dari model rancangan arsitektur koneksi antar jaringan koheren Strav yang dapat dilakukan adequation sehingga terlihat simulasi penjadwalan dari rancangan arsitektur starv ini, dilihat dari simulasi penjadwalan rancangan arsitektur strav ini memiliki operasi yang banyak karena pada algoritma terdapat banyak proses, dari algoritma juga dapat dilihat bahwa pembagian data dari memori ke seluruh prosesor elemen diataur oleh router, pembagian data tersebut dilakukan sesuai dengan permintaan setiap prosesor elemen sehingga mencegah terjadinya kemacetan data dari memori ke prosesor elemen. Aplikasi ini juga dapat degenerate sehingga menghasilkan kode program

6 berupa FIle m4 dan m4x. Hasil kode program ini dapat digunakan untuk penelitian selanjutnya untuk dikonversi ke dalam bahasa VHDL (Very high speed integrated circuit Hardware Description Language) yang selanjutnya dapat diaplikasikan pada suatu chip prosesor. B. SARAN Pada rancangan prosesor elemen ini dikhususkan hanya untuk penyimpanan data yang berukuran besar saja, diharapkan pada penelitian berikutnya ditambahkan beragam fungsi lainnya yang dapat dikerjakan prosesor elemen. Hasil keluran dari rancangan algoritma dan arsitektur ini berupa file m4 dan m4x, diharapkan pada penelitian berikutnya file - file ini dapat dikonfersikan kedalam bahasa VHDL sehingga dapat diimplementasikan menggunakan FPGA yang selanjutnya dapat diaplikasikan pada sebuah chip prosesor. REFERENCES [ 1 ] A. M. d. L. D. A d e M e l a n i. Multiprosesor. http ://bebas.vlsm.org/v06/kuliah/sistemoperasi/2004/53/bahan- 3.9.pdf, [ 2 ] Bebas- vlsm. Sistem Operasi. http ://bebas.vlsm.org/v06/kuliah/sistemoperasi/2004/51/ produk/ SistemOperasi/ c310.html, [ 3 ] Iltiro. Pengertian dan Perkembangan Prosesor. http ://illtorro.blogspot.com, [ 4 ] J. H. Jos van Eijndhoven, J. Nageswaran, P. Stravers, and A. Terechko. Cache Coherent Heterogenous Multiprocessing As Basis For Streaming Applications [ 5 ] M. G. C. L. C. M. Y. S. C. S. Julien Forget, Christophe Gensoul. S y n D E x v 7 U s e r M a n u a l, [ 6 ] J.-F. NEZAN, M. RAULET, and O. DEFORGES. Integration Of MPEG-4 Video Tools Onto Multi-DSP Architectures Using Avsyndex Fast Prototyping Methodology [ 7 ] A. A. Putra. Prosesor Paralel [ 8 ] I. R. R. Unit. AAA Mehodology. http ://www-rocq.inria.fr,

7 2007.