Pipelining. EdyWin 1
|
|
|
- Susanti Susman
- 9 tahun lalu
- Tontonan:
Transkripsi
1 Pipelining EdyWin 1
2 Pipelining adalah teknik pemrosesan dengan mengoverlapkan eksekusi beberapa sub-proses. Tenik pemrosesan : (a) Sekuensial, (b) Paralel (c) Pipeline Contoh : Proses pencucian baju. Ani, Budi, Cindy dan Dani masing masing mempunyai sekeranjang baju kotor yang harus dicuci, dikeringkan dan kemudian disetrika. Pekerjaan : A B C D 4 cucian Sub-pekerjaan 1 Pencucian ( 40 menit) Sub-pekerjaan 2 Sub-pekerjaan 3 Pengeringan ( 30 menit) Penyetrikaan ( 20 menit ) Waktu total : 90 menit EdyWin 2
3 Laundry sekuensial untuk 4 cucian. waktu t u r u t a n A B menit c u c i a n C D menit 90 menit 90 menit 90 menit Proses laundry 4 cucian secara sekuensial membutuhkan 1 mesin cuci, 1 pengering dan 1 tukang-setrika, waktu total = 4x90 menit EdyWin 3
4 Laundry Paralel untuk 4 cucian waktu t menit A Proses laundry 4 cucian secara paralel B C membutuhkan : 4 mesin cuci, 4 pengering dan 4 orang penyetrika, waktu total = 90 menit D EdyWin 4 90 menit
5 Laundry Pipeline untuk 4 cucian waktu t menit u r u t a n c u c i a n A B C Proses laundry secara pipeline membutuhkan 1 mesin cuci, 1 pengering, 1 orang penyetrika waktu total = 6 x 40 menit D = 240 menit T p = 1 Pipeline Cycle = Max { 40, 30, 20 } T p T p T p T p T p T p = 40 menit EdyWin 5
6 Sekuensial : Pekerjaan berikutnya baru bisa dimulai setelah pekerjaan sebelumnya diselesaikan. 1 pekerjaan (A) 1 pekerjaan (B) 2 pekerjaan diselesaikan 1 pekerjaan (C) 1 pekerjaan (D) Pipelined : Dengan mengoverlapkan sub-pekerjaan, pekerjaan berikutnya bisa dimulai tanpa menunggu selesainya pekerjaan sebelumnya A B C A B C A B C A B C Pipelining meningkatkan throughput pekerjaan 3 pekerjaan diselesaikan EdyWin 6 t
7 Pipelined : Untuk pemrosesan secara pipeline, Pecah setiap pekerjaan menjadi K sub-pekerjaan. sub pekerjaan 1 sub pekerjaan 2 sub pekerjaan 3 sub pekerjaan K Bila k adalah tunda eksekusi sub-pekerjaan k, maka pipeline-cycle T p = max,..., waktu EdyWin 7
8 Gantt Chart Gantt Chart adalah diagram ruang-waktu yang digunakan untuk menggambarkan aktifitas proses pipelining. Contoh 1 : Untuk sebuah proses yang dapat didekomposisi menjadi 2 sub-proses ( Pipeline 2-ruas ), Gantt Chartnya adalah sebagai berikut : space (= sub proses ) O i : output pekerjaan i O 1 O 2 O 3 O 4 O 5 O n 2 1 I 1 I 2 I 3 I 4 I 5 I n-1 I n time EdyWin 8 I i : input pekerjaan i
9 Contoh 2 : Pipeline 4-ruas, K = 4 0 output n output T (k-1)t n.t I n latency Pada daerah latency, pipeline belum menghasilkan output EdyWin 9
10 Berapakah jumlah pekerjaan yang dapat diselesaikan oleh (a) proses pipeline (b) proses non-pipeline??? Berapakah peningkatan throughput oleh proses pipeline???? (k-1)t n.t o 1 o n Pipeline 4-ruas Non-Pipeline EdyWin 10
11 Peningkatan throughput (jumlah pekerjaan yang dapat diselesaikan per satuan waktu) dengan pipeline k-ruas : Untuk eksekusi n buah pekerjaan, Non-pipeline : Waktu eksekusi = n. k.t (1) Pipeline : Waktu eksekusi = n.t + (k-1). T (2) latency Peningkatan throughput = = (1) (2) n.k k + (n-1) ~ ~ k utk n >> 1 ideal EdyWin 11
12 Peningkatan throughput dengan pipeline Peningkatan throughput eksekusi instruksi dengan pendekatan pipeline INSTRUCTION PIPELINE EdyWin 12
13 INSTRUCTION PIPELINE Arsitektur pipeline untuk pekerjaan eksekusi instruksi eksekusi instruksi I 1 eksekusi instruksi I 2 eksekusi instruksi I 3 eksekusi instruksi I 4 t Eksekusi sebuah instruksi disebut 1 instruction-cycle. Sub pekerjaan 1 instruction cycle mempunyai pola beraturan (sama untuk semua instruksi) EdyWin 13
14 Instruction Fetch Instruction Decode Operand Fetch Execute 1 Instruction Cycle = 1 set sub-cycle sub-cycle 1; waktu yg dibutuhkan : 1 sub-cycle 2; waktu yg dibutuhkan : 2 sub-cycle 3; waktu yg dibutuhkan : 3 sub-cycle 4; waktu yg dibutuhkan : 4 = sub proses 5 Result Store sub-cycle 5; waktu yg dibutuhkan : 5 6 Next Instruction sub-cycle 6; waktu yg dibutuhkan : 6 EdyWin 14
15 Dengan struktur pipeline, i harus diseragamkan Misal : 1 = 20 ndet 2 = 3 ndet 3 = 20 ndet 4 = 5 ndet 5 = 20 ndet 1 = 3 ndet maka, Pipeline Cycle =? T p = Max { i }, untuk i = 1,...,6 T p = 20 detik EdyWin 15
16 Instruction Fetch Instruction Decode masalah! idle Instruction Fetch Instruction Decode Operand Fetch Operand Fetch Execute 5 20 Execute Result Store Next Instruction T=20 ndet diatasi dengan Pengelompokan sub-cycle Result Store Next Instruction EdyWin 16 T = Max{23,25,23} = 25 ndet
17 Instruction Pipeline 5-ruas IF : Baca satu instruksi dari memory (Instruction Fetch) ID/OF : Instruksi di interpretasikan (Instruction Decode) dan Operand dibaca dari register atau dari memory (Operand Fetch) EX : Laksanakan perintah yang dimaksud oleh instruksi (Execution) STO : Simpan hasil eksekusi ke memory (MEM : Memory)) atau Simpan hasil eksekusi ke register (WB: Write Back) STO IF ID/OF EX MEM WB EdyWin 17
18 Hardware untuk pipeline P C Instr. Mem. Instr 21:0 18:14 4:0 29:25 12:0 Xtnd << 2 rega regb datw regw Xtnd data. Array datb alua alub datin Data Mem. datout addr Wdest IncrPC n P C Wdata STO IF instruction fetch ID/OF instruction decode/ operand fetch EX execute/ address calculation MEM memory access WB write back EdyWin 18
19 Eksekusi instruksi RR (operand operandnya terletak dalam register) reg[r1] reg[r1] op reg[r2] IF: Instruction fetch IR Memory[PC] PC increment [PC] (alamat instruksi yang akan dieksekusi pada instruction cycle berikutnya) ID: Instruction decode/operand-fetch A register [R1] B register [R2] Ex: Execute Output A op B A dan B: register register pada bagian input MEM: Memory nop (nop = no operation, tidak ada penulisan hasil ke memory) WB: Write back ister[r1] Output (menuliskan hasil ke register R1) EdyWin 19
20 Eksekusi instruksi dengan operand sumber1 di register, operand sumber2 dan operand hasil di memory mem[m1] r[r1] op mem[m1] IF: Instruction fetch IR <-- IMemory[PC] PC Incr [PC] ID: Instruction decode/operand-fetch A register [R1] B mem [M1] Ex: Execute Output A op B MEM: Memory Mem [M1] Output hasil disimpan di memory WB: Write back nop no-operation, hasil tidak disimpan di register EdyWin 20
21 Eksekusi instruksi percabangan bersyarat BRZ IF: Instruction fetch IR IMemory[PC] PC incr.pc ID: Instruction decode/operand-fetch nop Ex: Execute Target PC + displacement MEM: Memory PC Target atau WB: Write back nop Branch if Zero syarat percabangan tidak ada operand-fetch menghitung alamat target displacement (relative addressing mode) (= alamat instruksi berikutnya) Bila syarat percabangan dipenuhi alamat penyimpanan instruksi berikutnya tergantung dari hasil pengujian syarat (hasil = 0? ) EdyWin 21
22 Pipeline Hazards Hazard adalah keadaan yang dapat menimbulkan tunda (delay, stall) pada pipeline. Pada keadaan stall, pipeline tidak menghasilkan output sehingga peningkatan throughput ideal tidak dapat dicapai. o 1 o M ideal I 1 o 1 I M o N real N < M I 1 I j I j+1 stall EdyWin 22 I N
23 Tiga tipe hazard : Structural hazards: terjadi akibat konflik penggunaan hardware resources (memory, register, unit fungsional,...) Data hazards contoh : sebuah instruksi membutuhkan data yang belum selesai diproses oleh instruksi sebelumnya Control hazards keputusan kendali sebagai hasil eksekusi instruksi sebelumnya belum diketahui. contoh : alamat instruksi yang harus dieksekusi berikutnya (setelah instruksi percabangan bersyarat) belum EdyWin 23 diketahui.
24 Structural hazards Sumber sumber hazard M i M d : Bagian memory yang menyimpan instruksi (program) : Bagian memory yang menyimpan data (operand) : ister register didalam CPU IF ID/OF EX MEM WB t M i / M d Md lokasi instruksi: di memory lokasi operand : di memory atau didalam register CPU EdyWin 24
25 Ins.1 IF ID/OF EX MEM WB M i / M d M d M d : data memory M i : instruction memory t Ins.2 M i / M d M d Ins.3 M i / M d M d Ins.4 M i / M d M d Ins.5 EdyWin STRUCTURAL HAZARD 25 M i / M d M d
26 Bila digunakan memory yang dual-port, sehingga akses ke M i dan M d dapat dilakukan serentak, maka konflik dapat dihindari. IF ID/OF EX MEM WB Ins.1 M i / M d M d Ins.2 M i / M d M d Ins.3 M i / M d M d Ins.4 M i / M d M d / M i M M d EdyWin d 26 Ins.5
27 Dual port memory Single port memory port instruksi instruksi/ program instruksi port instruksi/ data port data data data EdyWin 27
28 DATA HAZARD akibat adanya ketergantungan data antar instruksi ADD R1, R2, R3 SUB R4, R1, R3 AND R6, R1, R7 ada ketergantungan data antar instruksi! OR R8, R1, R9 XOR R10, R1, R11 Misalkan mula mula nilai R1 = 5, R2 = 1, R3 = 2, R7 = 4, R9 = 8, berapakah seharusnya nilai akhir R4, R6 dan R8? Non-pipeline : R4 =?, R6 =?, R8 =? Pipeline : R4 =?, R6 =?, R8 =? EdyWin 28
29 t (clock cycles) T1 T2 T3 T4 T5 T6 T7 IF ID/OF EX MEM WB harga r1 yang baru add r1,r2,r3 M i baca r2,r3 M d simpan r1 sub r4,r1,r3 M i baca r1, r3 M d and r6,r1,r7 M i baca r1, r7 M d or r8,r1,r9 harga r1 lama M i baca r1, r9 M d xor r10,r1,r11 harga r1 tak-tentu baca r1,r11 EdyWin 29 DATA HAZARD M i M d
30 NON-PIPELINE R1 R2 R3 R4 R5 R6 R7 R8 R9 R10 R ADD R1, R2, R SUB R4, R1, R AND R6, R1, R OR R8, R1, R XOR R10, R1, R PIPELINE tidak sama 13 atau 11 EdyWin 30
31 Klasifikasi data hazards program Tipe ketergantungan data antar instruksi: (Instruksi I i adalah instruksi yang dieksekusi sebelum instruksi I J ) RAW -- read after write Instruksi J mencoba membaca data sebelum instruksi I mengubahnya. I I I J WAR -- write after read instruksi J mencoba mengubah (write) data sebelum data tersebut dibaca oleh instruksi I. WAW -- write after write Instruksi J mencoba menulis (mengubah) sebuah data sebelum data tersebut diubah oleh instruksi I. Urutan penulisan salah. EdyWin 31
32 Deteksi sumber data hazard LD R1, 45(R2) write R1 DADD R5, R6, R1 read R1 DSUB R8, R6, R7 write R8 RAW OR R7, R5, R8 read R8 AND R7, R1, R5 LD R1, 45(R2) DADD DSUB R5, R6, R1 R8, R6, R7 read R6 read R6 RAR* OR R7, R5, R8 read R5 AND R7, R1, R5 read R5 LD R1, 45(R2) DADD DSUB R5, R6, R7 R8, R1, R7 read R7 WAR OR R7, R5, R8 write R7 AND R7, R1, R5 LD R1, 45(R2) DADD R5, R6, R1 DSUB R8, R6, R7 WAW OR R7, R5, R8 write R7 EdyWin AND R7, R1, R5 write R7 32
33 Contoh : Untuk format instruksi opcode operand-tujuan, operand-sumber1, operand-sumber2 Tipe Data Hazard RAW RAR WAR Contoh I i : LD R1, 45(R2) I i+1 : DADD R5, R6, R1 I i : DADD R5, R6, R1 I i+1 : DSUB R8, R6, R7 I i : DSUB R8, R1, R7 I i+1 : OR R7, R5, R8 Deteksi operand tujuan pada instruksi I i = operand sumber pada instruksi I i+1? operand sumber pada instruksi I i = operand sumber pada instruksi I i+1? operand sumber pada instruksi I i = operand tujuan pada instruksi I i+1? WAW I i : OR R7, R5, R8 I i+1 : AND R7, R1, R5 operand tujuan pada instruksi I i = operand tujuan pada instruksi I i+1? EdyWin 33 Deteksi dapat dilakukan secara hardware maupun secara software (oleh compiler)
34 Deteksi secara Software Kompiler mengenali sumber data hazard dan menambahkan instruksi NOP (no operation) untuk mengeliminasi data hazard SUB R2, R1, R3 ; isi register R2 diubah NOP ; NOP ; 3 instruksi no operation NOP ; AND R12, R2, R5 ; isi R2 yg baru sudah dapat digunakan OR R13, R6, R2 ADD R14, R2, R2 SW 100 (R2), R15 atau instruksi instruksi yang tidak menimbulkan data hazard EdyWin 34
35 Untuk ruas program dibawah ini, dimana saja instruksi NOP harus disisipkan? sub R2, R1,R3 and R4, R2,R5 or R8, R2,R6 add R9, R4,R2 slt R1, R6,R7 EdyWin 35
36 t (clock cycles) IF ID/OF EX MEM WB harga r2 yang baru sub r2,r1,r3 M i M d NOP bubble bubble bubble bubble bubble NOP bubble bubble bubble bubble bubble NOP bubble bubble bubble bubble bubble and r12,r2,r5 EdyWin 36 M i membaca r2 yang sudah diubah oleh instruksi sub M d
37 Disamping Data Hazard, kompiler juga dapat mendeteksi potensi terjadinya structural hazard, sehingga kompiler dapat menyisipkan instruksi NOP pada saat kompilasi. Apa kelemahan penyisipan instruksi NOP untuk mengatasi data-hazard atau Structural hazard???? EdyWin 37
38 Control Hazard Add BRZ Load Sub Mult Hazard tipe ini ditimbulkan oleh perubahan aliran eksekusi instruksi, sebagai hasil eksekusi instruksi percabangan (BRANCH, JUMP, CALL, GOTO,...) atau interupsi Bila dari hasil pengujian syarat dipenuhi maka instruksi berikutnya adalah instruksi AND, tetapi bila syarat tidak dipenuhi maka instruksi berikutnya adalah instruksi Load AND SHL Add Dari eksekusi instruksi BRZ, alamat instruksi berikutnya (target) baru diketahui pada waktu instruksi BRZ berada pada ruas MEM, atau setelah syarat diuji (pada ruas EX) Pada saat itu instruksi2 Load, Sub dan Mult sudah (terlanjur) masuk pipeline. EdyWin 38
39 alamat instruksi I a I b I c I d I e I f I g I h I i I j I k Misalkan I c = instruksi BRZ 4 Alamat next-instruction = displacement isi PC (= 3), yaitu bila syarat tidak dipenuhi Alamat target = PC + 4, yaitu bila syarat dipenuhi EdyWin 39
40 Eksekusi instruksi percabangan bersyarat IF: Instruction fetch IR IMemory[PC] PC incr.pc misal alamat next-instruction BRZ ID: Instruction decode/operand-fetch nop tidak ada operand-fetch Ex: Execute pengujian syarat apakah hasil = 0? Target PC +displacement menghitung alamat target (alamat instruksi berikutnya) MEM: Memory PC Target Bila syarat percabangan dipenuhi. Bila tidak dipenuhi mk digunakan isi PC hasil inrement pada fase IF WB: Write back nop Tergantung hasil pengujian syarat pada fase EX EdyWin 40
41 Add Mem Mem BRZ Mem Mem Load Mem Mem Mem Sub Mem Mem Mult dibatalkan (flush) Mem AND Mem CONTROL HAZARD EdyWin 41
42 Deteksi control hazard secara software oleh kompiler dapat dilakukan. Instruksi NOP akan disisipkan dibawah instruksi percabangan. Berapa jumlah instruksi NOP yang harus dididipkan dibawah intruksi percabangan bersyarat dan berapa untuk instruksi percabangan takbersyarat? EdyWin 42
43 DETEKSI HAZARD dan STALL SECARA HARDWARE Untuk deteksi hazard dan stall secara hardware, sebuah modul hardware akan : Mendeteksi hazard Dengan membandingkan bagian operand dari instruksi I i+1 yang sudah berada dalam register instruksi (hasil dari fase IF untuk instruksi I i+1 ) dengan bagian operand dari instruksi I i. Memberikan tunda (stall) a) menonaktifkan ruas ID/OF bagi I i+1, sehingga instruksi Ii+1 tidak diproses oleh ruas ID/OF. b) menonaktifkan ruas IF bagi instruksi instruksi Ii+2, Ii+3,... tidak dapat masuk kedalam pipeline. Ruas IF dan ID/OF diaktifkan kembali setelah hazard diatasi (misal EdyWin 43 setelah hasil instruksi I i disimpan ke operand tujuan)
44 CC1 CC2 CC3 CC4 CC5 CC6 CC7 CC8 sub R2, R1, R3 M i M d and R12, R2, R5 Bubble Bubble M i M d IF ID stall ID aktif or R13, R6, R2 IF stall ID stall M i M d IF aktif ID aktif add R14, R2, R2 IF stall ID stall M i M d EdyWin 44
45 (a) Identifikasikan Structural hazard? Data hazard? DADD DSUB AND OR XOR R1, R2, R3 R4, R1, R5 R6, R1, R7 R8, R1, R9 R10, R1, R11 LD R1, 0(R2) DSUB R4, R1, R5 AND R6, R1, R7 OR R8, R1, R9 (b) Gambarkan Gantt Chartnya EdyWin 45
46 Kinerja : stall tidak dihasilkan output WB MEM EX ID/OF IF AND insruksi instuksi LOAD, SUB, MULT yang sudah terlanjur masuk pipeline Waktu eksekusi n buah instruksi n : Jumlah instruksi yg dieksekusi k : Jumlah ruas pipeline = (k-1) T + n.t + stall > (k-1) T + n.t Makin banyak stallnya maka kinerja pipeline akan menurun. EdyWin 46
47 Peningkatan kecepatan dengan Pipelining Speedup from pipelining = Average Instr. Time Unpipelined Average Instr. Time Pipelined = CPI unpipelined CPI pipelined Clock Cycle unpipelined Clock Cycle pipelined Tanpa stall = CPI unpipelined CPI pipelined Clock Cycle unpipelined Clock Cycle pipelined Ideal CPI = CPI unpipelined /Pipeline depth ~ 1 = Jumlah ruas pipeline Speedup = Ideal CPI Pipeline depth CPI pipelined Clock Cycle unpipelined Clock Cycle pipelined EdyWin 47
48 Speedup = Ideal CPI Pipeline depth CPI pipelined Clock Cycle unpipelined Clock Cycle pipelined CPI pipelined = Ideal CPI + Pipeline stall clock cycles per instr Speedup = Ideal CPI x Pipeline depth Ideal CPI + Pipeline stall CPI Clock Cycle unpipelined Clock Cycle pipelined Untuk Ideal CPI ~ 1, Speedup = Pipeline depth 1 + Pipeline stall CPI Clock Cycle unpipelined Clock Cycle pipelined EdyWin 48
49 stall tidak dihasilkan output WB MEM EX ID/OF IF 10 instruksi 3 cycle stall Pipeline Stall CPI = (3/10) cycle per instruction EdyWin 49
50 Mesin A: Dual ported memory Contoh : Dual-port vs. Single-port Mesin B: Single ported memory, tetapi pipeline-nya menggunakan pesat clock yang 1.2 kali lebih cepat Ideal CPI =1 untuk keduanya 40%dari instruksi yang dieksekusi adalah instruksi Load dan Store SpeedUp A Pipeline Depth / (1 + 0) (clock unpipe / clock pipe ) Pipeline Depth SpeedUp B Pipeline Depth / ( (clock unpipe / ( 1,2 clock pipe ). (Pipeline Depth/1.4) Pipeline Depth SpeedUp A / SpeedUp B Pipeline Depth/(0.86 Pipeline Depth) = 1.17 Mesin A 1.17 kali lebih cepat EdyWin 50
51 Pentium: 2 pipelines, masing masing 5 cycles Pentium Pro/II/III 3 pipelines, masing masing 12 cycles EdyWin 51
52 Mengurangi Data Hazards dengan Forwarding (bypassing) ADD R2, R3, R4 Mi Md OR R5, R3, R2 Mi Md Hazard dapat dicegah dengan mem-bypass atau forward Output dari operasi ADD keinput untuk operasi OR (disamping menyimpan output ke R2 seperti prosedur biasa) ID/EX EX/MEM MEM/WB isters Data Memory 0 1 EdyWin 52
53 Bila pada sebuah cycle hardware mendeteksi adanya permintaan Read dan permintaan Write untuk ister yang sama, maka data yang akan dituliskan diforward ke input. EdyWin 53
54 Bypassing (Forwarding) Beberapa data hazard dapat dieliminasi dengan: bypassing atau forwarding DADD R1, R2, R3 DSUB R4, R1, R5 AND R6, R1, R7 OR XOR R8, R1, R9 R10, R1, R11 Pada tipe RAW : hasil tidak hanya disimpan ke memory atau register, ttp juga diberikan langsung ke input EdyWin 54
55 Dengan Stall (tanpa Forwarding) DADD R1, R2, R3 DSUB R4, R1, R5 AND R6, R1, R7 OR R8, R1, R9 XOR R10, R1, R11 EdyWin 55
56 DADD R1, R2, R3 LD R4, 0(R1) STO R4, 12(R1) EdyWin 56
57 Data Hazard Stalls : Tidak semua data hazard dapat di eliminasi Contoh : LD R1, 0(R2) DSUB R4, R1, R5 AND R6, R1, R7 OR R8, R1, R9 EdyWin 57
58 untuk masalah yang tidak dapat dieliminasi dengan forwarding masih perlu ditambahkan stall CC1 CC2 CC3 CC4 CC5 CC6 CC7 CC8 lw R2, 10(R1) IM DM and R12, R2, R5 IM Bubble DM or R13, R6, R2 IM Bubble DM add R14, R2, R2 IM DM store R15, 100(R2) IM EdyWin 58
59 (1) Identifikasikan forwardingnya CC1 CC2 CC3 CC4 CC5 CC6 CC7 CC8 sub R2, R1, R3 M i M d and R6, R2, R5 M i M d or R13, R6, R2 M i IM DM M d add R14, R2, R2 IM M i M d DM sto R15, 100(R2) EdyWin 59 M i IM DM M d
60 (2) Tunjukkan stalls dan forwarding untuk kode dibawah ini add R3, R2, R1 load R4, 100(R3) and R6, R4, R3 sub R7, R6, R2 EdyWin 60
61 Jelaskan dengan contoh, teknik teknik software untuk mengatasi pipeline hazard. EdyWin 61
From M.R Zargham s book (Chapter 3.1)
PIPELINE HAZARD From M.R Zargham s book (Chapter 3.1) Pada Bab ini pembahasan akan meliputi: Struktur Pipeline Pengukuran Performance Jenis-jenis Pipeline Instruksi Pipeline Aritmatika Pipeline 1. Struktur
Diktat Kuliah - Pipeline
Mikroprosesor dan Antarmuka Diktat Kuliah - Pipeline Nyoman Bogi Aditya Karna Sisfo IMTelkom [email protected] http://bogi.blog.imtelkom.ac.id Institut Manajemen Telkom http://www.imtelkom.ac.id Proses
Pipeline pada x86. Sebagai contoh : Instruksi 1 : ADD AX,AX Instruksi 2 : ADD BX,CX
Pipeline pada x86 Karena untuk setiap tahap pengerjaan instruksi, komponen yang bekerja berbeda, maka dimungkinkan untuk mengisi kekosongan kerja di komponen tersebut. Sebagai contoh : Instruksi 1 : ADD
CHAPTER 16 INSTRUCTION-LEVEL PARALLELISM AND SUPERSCALAR PROCESSORS
CHAPTER 16 INSTRUCTION-LEVEL PARALLELISM AND SUPERSCALAR PROCESSORS Apa itu superscalar? Salah satu jenis dari arsitektur, dimana superscalar adalah sebuah uniprocessor Suatu rancangan untuk meningkatkan
Meningkatkan Kinerja dengan Pipelining
Meningkatkan Kinerja dengan Pipelining Topik hari ini: Pipeline 5-tahap Hazard dan penjadwalan instruksi Prediksi branch Eksekusi out-of-order 1 Prosesor Siklus Ganda Unit memori tunggal di-share oleh
CENTRAL PROCESSING UNIT CPU
CENTRAL PROCESSING UNIT CPU edywin 1 Central Processing Unit CPU terdiri dari : - Bagian data (Datapath) yang berisi register register untuk penyimpanan data sementara dan sebuah ALU untuk melaksanakan
ARSITEKTUR DAN ORGANISASI KOMPUTER
ARSITEKTUR DAN ORGANISASI KOMPUTER PART 3: THE CENTRAL PROCESSING UNIT CHAPTER 12: PROCESSOR STRUCTURE AND FUNCTION PRIO HANDOKO, S.KOM., M.T.I. CHAPTER 12: PROCESSOR STRUCTURE AND FUNCTION Kompetensi
MATA KULIAH: PIPELINING PERTEMUAN 12
MATA KULIAH: 1 PERTEMUAN 12 PIPELINING PRODI PENDIDIKAN TEKNIK INFORMATIKA DAN KOMPUTER JURUSAN PENDIDIKAN TEKNIK ELEKTRO FAKULTAS TEKNIK UNIVERSITAS NEGERI MAKASSAR 2011 BY AYU ANGGRIANI H BY AYU ANGGRIANI
Arsitektur Set Instruksi. Abdul Syukur
Arsitektur Set Instruksi Abdul Syukur [email protected] http://skurlinux.blogspot.com 085374051884 Tujuan Memahami representasi set instruksi, dan jenis-jenis format instruksi. Mengetahui jenis-jenis
Hanif Fakhrurroja, MT
Pertemuan 12 Organisasi Komputer Pipeline, Processor RISC dan CISC Hanif Fakhrurroja, MT PIKSI GANESHA, 2013 Hanif Fakhrurroja @hanifoza [email protected] http://hanifoza.wordpress.com Sub-siklus Instruksi
TEKNIK PIPELINE & SUPERSCALAR. Team Dosen Telkom University 2016
TEKNIK PIPELINE & SUPERSCALAR Team Dosen Telkom University 2016 Sebelum Pipeline Single-Cycle Insn0.(fetch, decode, exec) Insn1.(fetch, decode, exec) Multi-Cycle Insn0.fetch Insn0.decode Isns0.exec Insn1.fetch
Hal-hal yang perlu dilakukan CPU adalah : 1. Fetch Instruction = mengambil instruksi 2. Interpret Instruction = Menterjemahkan instruksi 3.
PERTEMUAN 1. Organisasi Processor #1 Hal-hal yang perlu dilakukan CPU adalah : 1. Fetch Instruction = mengambil instruksi 2. Interpret Instruction = Menterjemahkan instruksi 3. Fetch Data = mengambil data
ORGANISASI KOMPUTER DASAR
ORGANISASI KOMPUTER DASAR A. KOMPONEN SISTEM Sebuah komputer moderen/digital dengan program yang tersimpan di dalamnya merupakan sebuah system yang memanipulasi dan memproses informasi menurut kumpulan
PERTEMUAN. 1. Organisasi Processor. 2. Organisasi Register
PERTEMUAN. Organisasi Processor Hal-hal yang perlu dilakukan CPU adalah ::.. Fetch Instruction = mengambil instruksi 2. 2. Interpret Instruction = Menterjemahkan instruksi 3. 3. Fetch Data = mengambil
Struktur Fungsi CPU. Mata Kuliah Arsitektur Komputer Program Studi Sistem Informasi 2013/2014 STMIK Dumai -- Materi 03 --
Struktur Fungsi CPU Mata Kuliah Arsitektur Komputer Program Studi Sistem Informasi 2013/2014 STMIK Dumai -- Materi 03 -- This presentation is revised by @hazlindaaziz, STMIK, 2014 Main Material: Acknowledgement
Arsitektur dan Organisasi Komputer. Set instruksi dan Pengalamatan
Arsitektur dan Organisasi Komputer Set instruksi dan Pengalamatan Komponen Komputer Karakteristik Instruksi Mesin Instruksi mesin (machine intruction) yang dieksekusi membentuk suatu operasi dan berbagai
Operasi Unit Kontrol. Arsitektur Komputer II. STMIK AUB Surakarta
Operasi Unit Kontrol Arsitektur Komputer II STMIK AUB Surakarta Micro-Operations Fungsi sebuah komputer adalah mengeksekusi program. Siklus Fetch/execute selalu terjadi Tiap siklus memiliki sejumlah langkah
Organisasi Komputer II STMIK AUB SURAKARTA
Organisasi Komputer II STMIK AUB SURAKARTA Fetch : membaca instruksi berikutnya dari memori ke dalam CPU Execute : menginterpretasikan opcode dan melakukan operasi yang diindikasikan Interrupt : Apabila
STRUKTUR CPU. Arsitektur Komputer
STRUKTUR CPU Arsitektur Komputer Tujuan Mengerti struktur dan fungsi CPU yaitu dapat melakukan Fetch instruksi, interpreter instruksi, Fetch data, eksekusi, dan menyimpan kembali. serta struktur dari register,
SET INSTRUKSI. Organisasi dan Arsitektur Komputer
SET INSTRUKSI Organisasi dan Arsitektur Komputer TUJUAN Memahami representasi set instruksi, dan jenis- jenis format instruksi Mengetahui jenis-jenis type operand digunakan Macam-macam Mode pengalamatan
Aditya Wikan Mahastama
ARSITEKTUR DAN ORGANISASI KOMPUTER Aditya Wikan Mahastama [email protected] Program dan Interrupt 6 UNIV KRISTEN DUTA WACANA GENAP 1213 Latar Belakang Program Hardwired system (sistem yang instruksinya
PROGRAM STUDI S1 SISTEM KOMPUTER UNIVERSITAS DIPONEGORO. Oky Dwi Nurhayati, ST, MT
PROGRAM STUDI S1 SISTEM KOMPUTER UNIVERSITAS DIPONEGORO Oky Dwi Nurhayati, ST, MT email: [email protected] 1 Central Processing Unit CPU terdiri dari : - Bagian data (Datapath) yang berisi register register
3. ALU. Tugas utama adalah melakukan semua perhitungan aritmatika dan melakukan keputusan dari suatu operasi logika.
SRI SUPATMI,S.KOM 3. ALU Tugas utama adalah melakukan semua perhitungan aritmatika dan melakukan keputusan dari suatu operasi logika. 4. I/O Interconection Input-Output (/O) Interconection merupakan sistem
Organisasi Sistem Komputer
LOGO Organisasi Sistem Komputer OSK 10 Reduced Instruction Set Computer Pendidikan Teknik Elektronika FT UNY Perkembangan Komputer RISC Family concept melepaskan arsitektur mesin dari implementasinya.
PAPER PIPELINE INSTRUKSI
PAPER PIPELINE INSTRUKSI ARSITEKTUR DAN ORGANISASI KOMPUTER Dosen : Drs. Eko Polosoro, M.Eng, M.M Kelompok: Muhammad Akbar (1111601058) Rano Kurniawan (1111601074) Taufik Tirkaamiasa (1111601082) MAGISTER
Arsitektur Prosesor MIPS Multi Siklus (Pertemuan ke-27)
Arsitektur Prosesor MIPS Multi Siklus (Pertemuan ke-27) Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom April 2016 Implementasi Multisiklus Organisasi
STRUKTUR FUNGSI CPU. Menjelaskan tentang komponen utama CPU. Membahas struktur dan fungsi internal prosesor, organisasi ALU, control unit dan register
Organisasi Komputer STRUKTUR FUNGSI CPU 1 Tujuan Menjelaskan tentang komponen utama CPU dan Fungsi CPU Membahas struktur dan fungsi internal prosesor, organisasi ALU, control unit dan register Menjelaskan
Organisasi Komputer. Candra Ahmadi, MT
Organisasi Komputer Candra Ahmadi, MT Tujuan Menjelaskan tentang komponen utama CPU dan Fungsi CPU Membahas struktur dan fungsi internal prosesor, organisasi ALU, control unit dan register Menjelaskan
SOAL UAS SISTEM KOMPUTER Kelas XI RPL & TKJ
SOAL UAS SISTEM KOMPUTER Kelas XI RPL & TKJ 1. Tempat penyimpanan primer yang bersifat mudah hilang (volatile) dikarenakan hilang saat listrik padam adalah... a. Random Access Memory b. Read Only Memory
Set Instruksi & Mode Pengalamatan. Team Dosen Telkom University 2016
Set Instruksi & Mode Pengalamatan Team Dosen Telkom University 2016 Karakteristik Instruksi Mesin Set intruksi adalah kumpulan lengkap dari instruksi yang dapat dieksekusi oleh CPU Set instruksi adalah
Pertemuan ke 6 Set Instruksi. Computer Organization Dosen : Eko Budi Setiawan
Pertemuan ke 6 Set Instruksi Computer Organization Dosen : Eko Budi Setiawan Tujuan Memahami representasi set instruksi, dan jenis-jenis format instruksi Mengetahui jenis-jenis type operand yang digunakan
Unit Kendali (2) CONTROL UNIT. RegDst Branch. MemRead. MemToReg. Instruction (31-26) ALUOp MemWrite. ALUSrc. RegWrite
Unit Kendali MIPS Datapath #1 Unit Kendali (1) Tujuan: mengendalikan semua aktifitas prosesor, atau lebih tepatnya untuk mengendalikan semua komponen seperti ALU, PC, Register, dll Masukan: Operation Code
Tahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer
Tahun Akademik 2015/2016 Semester I DIG1B3 Konfigurasi Perangkat Keras Komputer SAP-2 Mohamad Dani (MHM) E-mail: [email protected] Hanya dipergunakan untuk kepentingan pengajaran di lingkungan Telkom
Oleh : Agus Priyanto, M.Kom
Struktur CPU Oleh : Agus Priyanto, M.Kom Tujuan Pembelajaran Setelah mengikuti kuliah ini, mahasiswa dapat menjelaskan tentang struktur CPU Setelah mengikuti kuliah ini, mahasiswa dapat menjelaskan tentang
Hanif Fakhrurroja, MT
Pertemuan 6 Organisasi Komputer CPU dan Sistem Bus Hanif Fakhrurroja, MT PIKSI GANESHA, 2013 Hanif Fakhrurroja @hanifoza [email protected] Agenda Pertemuan 6 1 CPU 2 Sistem Bus Pendahuluan Video CPU CPU
Eksekusi instruksi Tipe R, LW-SW, Beq, Jump, dan Model Pengalamatan (Pertemuan ke-24)
Eksekusi instruksi Tipe R, LW-SW, Beq, Jump, dan Model Pengalamatan (Pertemuan ke-24) Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom April 2016 Eksekusi
PERTEMUAN MINGGU KE-5 ARSITEKTUR SET INSTRUKSI
PERTEMUAN MINGGU KE-5 ARSITEKTUR SET INSTRUKSI KARAKTERISTIK DAN FUNGSI SET INSTRUKSI Operasi dari CPU ditentukan oleh instruksiinstruksi yang dilaksanakan atau dijalankannya. Instruksi ini sering disebut
Operasi Unit Kontrol. Organisasi Komputer II. STMIK AUB Surakarta
Operasi Unit Kontrol Organisasi Komputer II STMIK AUB Surakarta Micro-Operations Fungsi sebuah komputer adalah mengeksekusi program. Siklus Fetch/execute selalu terjadi Tiap siklus memiliki sejumlah langkah
Eksekusi instruksi Tipe R, LW-SW, Beq, dan Jump (Pertemuan ke-24)
Eksekusi instruksi Tipe R, LW-SW, Beq, dan Jump (Pertemuan ke-24) Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom April 2016 Instruksi Instruksi disimpan
Organisasi Komputer II STMIK-AUB SURAKARTA
PROSESOR SU PERSK ALAR Organisasi Komputer II STMIK-AUB SURAKARTA What is Superscalar? Salah satu rancangan untuk meningkatkan kecepatan CPU Instruksi umum (arithmetic, load/store, conditional branch)
Kumpulan instruksi lengkap yang dimengerti
Set Instruksi: 1 Set instruksi? Kumpulan instruksi lengkap yang dimengerti oleh CPU Operasi dari CPU ditentukan oleh instruksiinstruksi yang dilaksanakan atau dijalankannya. Instruksi ini sering disebut
Table Pipelining and replication in parallel computer architecture
KLASIFIKASI ARSITEKTUR PARALEL Arsitektur data-paralel Arsitektur Fungsi-paralel TEKNIK PARALEL DASAR Pipelining Replication Table Pipelining and replication in parallel computer architecture Pipelining
Pertemuan 9 : CPU (CENTRAL PROCESSING UNIT)
Pertemuan 9 : CPU (CENTRAL PROCESSING UNIT) 1.ArihtmeticLogikalUnit (ALU) 2. Control Unit 3. Register 4. Internal Bus Fungsi CPU : Menjalankan program program yang disimpan dalam memori utama dengan
Instructions Set. Element dari instruction. Representasi dari Op code
s Set Adalah sekumpulan instruksi lengkap yang dapat dimengerti oleh CPU, instruction sets berupa kode mesin (machine code) dalam bentuk bilangan biner (binary) dan biasanya direpresentasi-kan dalam kode/bahasa
Materi 6: Control Unit Operations
Materi 6: Control Unit Operations I Nyoman Kusuma Wardana Sistem Komputer STMIK STIKOM Bali Pendahuluan Siklus Instruksi Micro-operations Kusuma Wardana, M.Sc. 2 PENDAHULUAN Kusuma Wardana, M.Sc. 3 Jika
3. MODE PENGALAMATAN CHAERUL UMAM, S.KOM
3. MODE PENGALAMATAN CHAERUL UMAM, S.KOM KONSEP ARSITEKTUR VON NEUMANN Data dan instruksi disimpan dalam satu memori Isi dari memori ini dapat dialamatkan dengan lokasi tanpa memperhatikan tipe datanya
Set Instruksi: Set instruksi?
Set Instruksi: 1 Set instruksi? Operasi dari CPU ditentukan oleh instruksiinstruksi yang dilaksanakan atau dijalankannya. Instruksi ini sering disebut sebagai instruksi mesin (machine instructions) atau
Struktur Central Processing Unit Universitas Mercu Buana Yogyakarta
P4 Struktur Central Processing Unit Universitas Mercu Buana Yogyakarta A. Sidiq P. 1 Program Concept Hardwired systems are inflexible General purpose hardware can do different tasks, given correct control
Arsitektur dan Organisasi
Arsitektur dan Organisasi Komputer 7 Aditya Wikan Mahastama, S.Kom Week 11 Set Instruksi Apakah Set Instruksi itu? Set instruksi (instruction set): sekumpulan lengkap instruksi yang dapat dimengerti oleh
Struktur dan Fungsi CPU. Ptputraastawa.wordpress.com
Struktur dan Fungsi CPU [email protected] Ptputraastawa.wordpress.com 1 Tujuan Menjelaskan tentang komponen utama CPU dan Fungsi CPU Membahas struktur dan fungsi internal prosesor, organisasi ALU,
Oleh: 1. Singgih Gunawan Setyadi ( ) 2. Handung Kusjayanto ( ) 3. Wahyu Isnawan ( )
Oleh: 1. Singgih Gunawan Setyadi (10222059) 2. Handung Kusjayanto (11111005) 3. Wahyu Isnawan (11111049) CPU Merupakan komponen terpenting dari sistem komputer sebagai pengolah data berdasarkan instruksi
Instruction Execution Phases
Instruction Execution Phases Instruction Pipeline Design Hendra Rahmawan 23206017 Pipelined Instruction Processing Suatu instruksi yang dieksekusi biasanya terdiri atas urutan dari operasi-operasi (stages)
ARSITEKTUR KOMPUTER SET INSTRUKSI
LOGO ASSALAMU ALAIKUM ARSITEKTUR KOMPUTER SET INSTRUKSI Disajikan Oleh : RAHMAD KURNIAWAN, S.T., M.I.T. TEKNIK INFORMATIKA UIN SUSKA RIAU Karakteristik dan Fungsi Set Instruksi Operasi dari CPU ditentukan
Simple As Possible (SAP) - 1. Abdul Syukur
Simple As Possible (SAP) - 1 Abdul Syukur [email protected] http://skurlinux.blogspot.com 0537051 Arsitektur Komputer SAP-1 Cp Ep LM CE Pencacah Program (Program Counter) Register Masukan dan MAR
PROSESOR: CONTROL DAN DATAPATH. Oky Dwi Nurhayati, ST, MT
PROSESOR: CONTROL DAN DATAPATH Oky Dwi Nurhayati, ST, MT email: [email protected] 1 Prosesor: Control & Datapath Computer Processor (active) Control ( brain ) Datapath ( brawn ) Memory (passive) (where
PENGANTAR ORGANISASI DAN ARSITEKTUR KOMPUTER CENTRAL PROCESSING UNIT
PENGANTAR ORGANISASI DAN ARSITEKTUR KOMPUTER CENTRAL PROCESSING UNIT ARSITEKTUR VON NEUMANN DATA BUS DATA BUS INPUT OUTPUT (I/O) UNIT CENTRAL PROCESSING UNIT ADRESS BUS MAIN MEMORY UNIT CONTROL BUS CONTROL
Pertemuan 2 Organisasi Komputer II. Struktur & Fungsi CPU (I)
Pertemuan 2 Organisasi Komputer II Struktur & Fungsi CPU (I) 1 Menjelaskan tentang komponen utama CPU dan Fungsi CPU Membahas struktur dan fungsi internal prosesor, organisasi ALU, control unit dan register
Arsitektur SAP-2 W BUS ACKNOWLEDGE HEXADECIMAL KEYBOARD ENCODER ACCUMULATOR INPUT PORT 1 ALU FLAGS READY INPUT PORT 2 SERIAL IN PROGRAM COUNTER TMP
W BUS ACKNOWLEDGE HEXADECIMAL KEYBOARD ENCODER 16 ACCUMULATOR INPUT PORT 1 READY SERIAL IN 0 7 INPUT PORT 2 ALU 2 FLAGS PROGRAM COUNTER 16 TMP MAR 16 B 16 64 K MEMORY C Arsitektur SAP-2 MDR OUTPUT PORT
Pertemuan Ke-12 RISC dan CISC
Pertemuan Ke-12 RISC dan CISC RISC Reduced Instruction Set Computer Komputer dengan Set instruksi terbatas CISC Complex Instruction Set Computer Komputer dengan Set instruksi Kompleks RISC (Reduced Instruction
Pertemuan Ke-9 PIPELINING
Pertemuan Ke-9 PIPELINING A. Kenapa komputer menggunakan teknik Pipelining: Drive for computing speed never ends. Improvements from architecture or organization point of view are limited Clock speed enhancement
Abstrak. Pendahuluan
Arsitektur RISC Dan CISC Disusun : Asyahri Hadi Nasyuha, S.Kom (142321115) Universitas Putera Indonesia Padang Februari 2015 Abstrak Ada dua jenis konsep yang berhubungan dengan desain CPU dan set instruksi
Teknologi Scalar untuk meningkatkan Kinerja Prosesor
MODUL PERKULIAHAN RISC dan CISC Teknologi Scalar untuk meningkatkan Kinerja Prosesor Fakultas Program Studi Tatap Muka Kode MK Disusun Oleh Ilmu Komputer Teknik Informatika 12 15004 Tri Daryanto Abstract
Organisasi & Arsitektur Komputer
Organisasi & Arsitektur Komputer 1 Struktur CPU Eko Budi Setiawan, S.Kom., M.T. Eko Budi Setiawan [email protected] www.ekobudisetiawan.com Teknik Informatika - UNIKOM 2013 Flash Back 2 Pengertian
Bab 2. Instructions: Bahasa dari Komputer
Bab 2. Instructions: Bahasa dari Komputer Introduction ke MIPS machine Set dari MIPS instruction MMD 2405 Andi WRE 1 Register vs. Memori Komponen dari sebuah komputer Prosesor, memori, input, dan output
Simple As Possible (SAP) - 2. Abdul Syukur
Simple As Possible (SAP) - 2 Abdul Syukur [email protected] http://skurlinux.blogspot.com 053740514 Arsitektur Komputer SAP-2 Persamaan dengan SAP-1 : Sama-sama komputer bit. Kesamaan ini dapat
SET INSTRUKSI. ORGANISASI DAN ARSITEKTUR KOMPUTER
SET INSTRUKSI. ORGANISASI DAN ARSITEKTUR KOMPUTER SET INSTRUKSI Organisasi dan Arsitektur Komputer TUJUAN Memahami representasi p set instruksi,, dan jjenisjenis format instruksi Mengetahui jenisjenis
TUGAS MAKALAH STRUKTUR dan FUNGSI CPU GURU PEMBIMBING: IVAN ARIVANDI. Oleh: NOVY PUSPITA WARDANY
TUGAS MAKALAH STRUKTUR dan FUNGSI CPU GURU PEMBIMBING: IVAN ARIVANDI Oleh: NOVY PUSPITA WARDANY PROGRAM STUDI TEKNIK KOMPUTER JARINGAN SMK N 1 BAURENO BOJONEGORO 2016 KATA PENGANTAR Segala puji bagi allah
BAB I PENDAHULUAN 1.1 LATAR BELAKANG
BAB I PENDAHULUAN 1.1 LATAR BELAKANG Pada saat ini prosesor saat ini yang dikenal ada 2 yaitu. RISC dan CISC. Prosesor CISC merupakan prosesor yang memiliki intruksi yang kompleks untuk memudahkan penulisan
MAKALAH MODE DAN FORMAT PENGALAMATAN SET INSTRUKSI. Nama : Annisa Christyanti Kelas : XI TJA 3 NIS :
MAKALAH MODE DAN FORMAT PENGALAMATAN SET INSTRUKSI Nama : Annisa Christyanti Kelas : XI TJA 3 NIS : 3103113017 TEKNIK JARINGAN AKSES SMK TELKOM SANDHY PUTRA PURWOKERTO TAHUN AJARAN 2014/2015 Mode dan Format
CPU PERKEMBANGAN ARSITEKTUR CPU. ( Central Processing Unit )
CPU ( Central Processing Unit ) PERKEMBANGAN ARSITEKTUR CPU CPU terdiri dari beberapa bagian yang berbeda yang saling berintegrasi dalam membentuk fungsinya secara bersamaan. Pada bagian ini akan dibahas
DCH1B3 Konfigurasi Perangkat Keras Komputer SAP-2
DCH1B3 Konfigurasi Perangkat Keras Komputer SAP-2 1 11/20/2016 1 Setelah mengikuti perkuliahan ini mahasiswa dapat: Memahami Arsitektur SAP-2. Menjelaskan cara kerja SAP-2. Menjelaskan instruksi-instruksi
Pertemuan ke - 5 Struktur CPU
Pertemuan ke - 5 Struktur CPU Riyanto Sigit, ST. Nur Rosyid, S.kom Setiawardhana, ST Hero Yudo M, ST Politeknik Elektronika Negeri Surabaya Tujuan Menjelaskan tentang komponen utama CPU dan Fungsi CPU
Perangkat dan format Instruksi, Immediate, Direct, & Indirect Addressing
MODUL KE 7 Sistem Mikroprosesor (3 sks) 7 MATERI KULIAH : Pengertian program sistem mikroprosesor; instruction set (perangkat instruksi); format instruksi secara umum; cara mengurangi panjang instruksi;
Organisasi & Arsitektur Komputer
Organisasi & Arsitektur Komputer 1 Set Instruksi Eko Budi Setiawan, S.Kom., M.T. Eko Budi Setiawan [email protected] www.ekobudisetiawan.com Teknik Informatika - UNIKOM 2013 Arsitektur Komputer
CONTROL UNIT. Putu Putra Astawa
CONTROL UNIT CONTROL UNIT Bagian dari komputer yang menggenerasi signal yang mengontrol operasi komputer. Tugas Control Unit adalah mengontrol sisklus Mesin Von Neumann : 1. Menjemput instruksi berikutnya
William Stallings Computer Organization and Architecture
William Stallings Computer Organization and Architecture Chapter 3 Sistem Bus (sistem dan struktur interkoneksi komputer) Konsep Program Sistem Hardware-nya tidak dapat diubah-ubah Fungsi kerja hardware
Pertemuan Ke-7 INSTRUCTION SET
Pertemuan Ke-7 INSTRUCTION SET A. What is an instruction set? The complete collection of instructions that are understood by a CPU Machine Code Binary Usually represented by assembly codes B. Komponents
Struktur CPU 3/23/2011
Central Processing Unit Merupakan komponen terpenting dari sistem komputer Komponen pengolah data berdasarkan instruksi yang diberikan kepadanya Dalam mewujudkan fungsi dan tugasnya, CPU tersusun atas
IKI20210 Pengantar Organisasi Komputer Kuliah Minggu ke-3: Bahasa Rakitan AVR
IKI20210 Pengantar Organisasi Komputer Kuliah Minggu ke-3: Bahasa Rakitan AVR diadaptasikan dari materi kuliah CS61C/2000 & CS152/1997 2000/1997 UCB 18 September 2002 Bobby Nazief ([email protected])
Simple As Posible 2 (bag-1)
Simple As Posible 2 (bag-1) (Pertemuan ke-17) Disusun ulang oleh: Andrian Rakhmatsyah Diedit ulang oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom Maret 2016 Arsitektur
Simple As Possible (SAP) - 2. Abdul Syukur
Simple As Possible (SAP) - 2 Abdul Syukur [email protected] http://skurlinux.blogspot.com 053740514 Arsitektur Komputer SAP-2 Persamaan dengan SAP-1 : Sama-sama komputer bit. Kesamaan ini dapat
Soal Komunikasi Data Kelas XI TKJ
Soal Komunikasi Data Kelas XI TKJ PAKET A 1. Tempat penyimpanan primer yang bersifat mudah hilang (volatile) dikarenakan hilang saat listrik padam adalah... a. Random Access Memory b. Read Only Memory
Struktur Central Processing Unit Universitas Mercu Buana Yogyakarta
P5 Struktur Central Processing Unit Universitas Mercu Buana Yogyakarta A. Sidiq P. 1 Program Concept Hardwired systems are inflexible General purpose hardware can do different tasks, given correct control
Struktur dan Fungsi Processor
Struktur dan Fungsi Processor Organisasi Prosesor Apa itu Prosesor? IC yang mengontrol keseluruhan jalannya sistem komputer dan digunakan sebagai pusat atau otak dari komputer Bagian-bagian Organisasi
Bagian 2 STRUKTUR CPU
Bagian 2 STRUKTUR CPU 1. KOMPUTER SEBAGAI MESIN 6 LEVEL Bahasa tingkat tinggi Bahasa Rakitan Mesin Sistem Operasi Arsitektur Perangkat Instruksi Arsitektur Mikro Logika Digital Berikut akan dibahas contoh
INSTRUKSI MIPS. agussalim
INSTRUKSI MIPS agussalim Organisasi Memori MIPS Dapat dipandang sebagai sebuah array single dimensi yang besar, dengan sebuah alamat / address Sebuah address memori adalah index dari array Terdapat 2 32
PERTEMUAN 2 APLIKASI KOMPUTER. Sistem Operasi. Rangga Rinaldi, S.Kom, MM. Modul ke: Fakultas Desain dan Seni Kreatif. Program Studi Desain Produk
APLIKASI KOMPUTER Modul ke: PERTEMUAN 2 Sistem Operasi Fakultas Desain dan Seni Kreatif Rangga Rinaldi, S.Kom, MM Program Studi Desain Produk www.mercubuana.ac.id PERTEMUAN 2 Sistem Komputer Struktur dan
Hanif Fakhrurroja, MT
Pertemuan 11 Organisasi Komputer Arsitektur Set-Set Instruksi Hanif Fakhrurroja, MT PIKSI GANESHA, 2013 Hanif Fakhrurroja @hanifoza [email protected] Apakah set Instruksi itu? Kumpulan instruksi lengkap
Disusun oleh: Endro Ariyanto. Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom
Soal Tugas 6: PBL (PR) Input/Output (Pertemuan ke-9) Disusun oleh: Endro Ariyanto Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom Februari 2015 1. Jelaskan mekanisme penanganan interrupt
Simple As Posible - 1
Simple As Posible - 1 (Pertemuan ke-16) Prodi S1 Teknik Informatika Fakultas Informatika Universitas Telkom Endro Ariyanto Maret 2015 Organisasi dan Arsitektur Komputer CSG2G3/2015 #1 KOMPONEN SAP-1 PROGRAM
PENGANTAR ORGANISASI DAN ARSITEKTUR KOMPUTER SISTEM INPUT OUTPUT
PENGANTAR ORGANISASI DAN ARSITEKTUR KOMPUTER SISTEM INPUT OUTPUT EXTERNAL DEVICE Pembacaan di sisi manusia (screen, printer, keyboard) Pembacaan disisi mesin (monitoring, control) Komunikasi (modem, NIC)
ORGANISASI DAN ARSITEKTUR KOMPUTER TUGAS KELOMPOK
ORGANISASI DAN ARSITEKTUR KOMPUTER TUGAS KELOMPOK Kelompok 2 : Hedi Prasetya (14.11.7932) Dedi Styawan (14.11.7933) Bayu Yanuar Riski M. (14.11.7982) Arga Putra P. (14.11.7973) Izzin Nabila (14.11.7980)
CENTRAL PROCESSING UNIT (CPU) Sebuah mesin tipe von neumann
CENTRL PROCESSING UNIT (CPU) rsitektur dasar mesin tipe von neumann menjadi kerangka referensi pada komputer digital umum (general-purpose) modern. 3 bagian fundamental tersebut adalah: Data bus Data bus
Instruksi-Instruksi MIPS
Instruksi-Instruksi MIPS Instruksi Tipe Load atau Store 35 or 43: opcode (6 bit) 35 = load = 100011 43 = store = 101011 rs: register source (5 bit) Operasi Load: rs = Read register 1 = nomor register yang
Materi 2: Computer Systems
Materi 2: Computer Systems I Nyoman Kusuma Wardana Sistem Komputer STMIK STIKOM Bali Pendahuluan top-level view Komponen Komputer Fungsi Komputer Kusuma Wardana, M.Sc 2 Pendahuluan top-level view Komponen
Sistem Operasi. Struktur Sistem Komputer. Adhitya Nugraha. Fasilkom 10/6/2014
Sistem Operasi Struktur Sistem Komputer Adhitya Nugraha 2014 [email protected] Fasilkom 10/6/2014 Objectives Mahasiswa mengetahui komponen-komponen yang membangun sebuah sistem komputer. Mahasiswa
Arsitektur dan Organisasi Komputer Set Intruksi
5/21/2015 Arsitektur dan Organisasi Komputer Set Intruksi 1 Set instruksi? Kumpulan instruksi lengkap yang dimengerti oleh CPU Kode mesin Biner Kode assembly Gembong Edhi Setyawan s1 / TI / semester 3
Mikroprosesor. Nuryono Satya Widodo, S.T.,M.Eng. Mikroprosesor 1
Mikroprosesor Nuryono Satya Widodo, S.T.,M.Eng. Mikroprosesor 1 Mikroprosesor Mikroprosesor(µP): suatu rangkaian digital yang terdiri atas 3 bagian utama, yaitu : ALU (Arithmetic and Logic Unit), Register
CENTRAL PROCESSING UNIT (CPU)
CENTRL PROCESSING UNIT (CPU) rsitektur dasar mesin tipe von neumann menjadi kerangka referensi pada komputer digital umum (general-purpose) modern. 3 bagian fundamental tersebut adalah: Data bus Data bus
Karakteristik Instruksi Mesin
PERTEMUAN Karakteristik Instruksi Mesin Instruksi mesin (machine intruction) yang dieksekusi membentuk suatu operasi dan berbagai macam fungsi CPU. Kumpulan fungsi yang dapat dieksekusi CPU disebut set
