Perancangan Motion Compensator Dan Integrasi Decoder H.264

Transkripsi

1 Perancangan Motion Compensator Dan Integrasi Decoder H.264 TESIS Karya tulis sebagai salah satu syarat untuk memperoleh gelar Magister dari Institut Teknologi Bandung Oleh Zener Sukra NIM : Program Studi Teknik Elektro INSTITUT TEKNOLOGI BANDUNG 2008

2 ABSTRAK PERANCANGAN MOTION COMPENSATOR DAN INTEGRASI DECODER H.264 Oleh Zener Sukra NIM : PROGRAM STUDI TEKNIK ELEKTRO Teknologi transmisi video digital menjadi kebutuhan umum dewasa ini. Dalam thesis ini dilakukan perancangan modul Motion Compensator dan Integrasi System Decoder berbasis standar MPEG4 H.264/AVC. Decoder memiliki fungsi merekonstruksi image dari image asli yang telah dikompresi. Komponen utama penyusun decoder MPEG4 H.264/AVC adalah Inverse Block Transform, Deblocking Filter, dan Motion Compensator. Motion Compensator berfungsi untuk menghasilkan frame prediksi dari satu atau dua gambar referensi yang dipilih dari sekelompok gambar referensi. Inverse Block Transform berfungsi untuk melakukan proses dekompresi terhadap data masukan yang diterima dari NAL (Network Abstraction Layer) dan entropi decode. Deblocking Filter berfungsi untuk mengurangi distorsi pada batas antar blok dalam suatu makroblok. Motion Compensator yang dirancang mendukung operasi dengan resolusi halfpixel dan quarter-pixel. Proses integrasi memerlukan perancangan modul pengalamatan dan buffer yang effisien. Modul pengalamatan berfungsi untuk mempermudah penempatan data dan pengindentifikasian fungsi dan tata letak data pada sebuah frame. Buffer berfungsi untuk menyesuaikan aliran data antar modul-modul Decoder. Perancangan dilakukan dalam bentuk RTL menggunakan bahasa Verilog HDL. Pengujian dilakukan dengan membandingan file hasil design dengan data referensi yang diperoleh dari software referensi H.264 JM11.0 dari standard ITU- T. Setelah itu dilanjutkan dengan proses implementasi menggunakan Synopsys Design Analyzer. Selain untuk implementasi pada standard Cell, proses ini juga berfungsi untuk menunjukan hasil rancangan dapat disintesis ke dalam bentuk logic level. Hasil yang diperoleh menunjukan perbedaan piksel antara data hasil i

3 simulasi dan data referensi kurang lebih 5%. Perbedaan ini masih ditoleransi karena dapat dianggap sebagai lossy compression dan secara kualitas tidak mempengaruhi gambar dari segi penglihatan. Waktu untuk decoding 30 frame dicapai dalam waktu clock. Hal ini menunjukan sistem dapat bekerja secara real-time dengan kecepatan minimum 50MHz. Kata Kunci: MPEG4 H.264/AVC, Decoder, Motion Compensator, Verilog HDL. ii

4 ABSTRACT MOTION COMPENSATOR DESIGN AND INTEGRATION DECODER H.264 By Zener Sukra NIM : ELECTRICAL ENGINEERING STUDY PROGRAM Digital video transmission technology has been commonly used these days. In this thesis, the author designs Motion Compensator and the Integration of Decoder System based on MPEG4 H.264/AVC. Decoder has a function to reconstruct image from the compressed original image. Three main components of MPEG4 H.264/AVC decoder are Inverse Block Transform, Deblocking Filter, and Motion Compensator. Motion Compensator produces prediction frame from one or two references that have been chosen from some reference pictures. Inverse Block Transform does decompression process to the input that has been accepted from NAL (Network Abstraction Layer) and entropi decode. Deblocking Filter reduces distortion in inter block border in a macro block. Motion Compensator is designed to support the operation with half pixel and quarter pixel resolution. Integration process requires addressing module and efficient buffer design. Addressing module eases data replacement and data s function and setting identification in a frame. Buffer adjusts data flow inter Decoder modules. The design is done in RTL using HDL Verilog language. The testing is done by comparing file which is the design result with reference data that has been obtained from reference software H.264 jm11.0 from standard ITU-T. Then, it is continued by implementation process using Synopsys Design Analyzer. Beside for the implementation in standard cell, this process also shows that the design result can be synthesized in logic level. The result obtained displays pixel difference between simulation data and reference data is approximately 5%. This difference is still tolerated because it can be considered as lossy compression and does not influence picture quality seen from the sight aspect. Time needed for decoding 30 frames is clk. It shows that the system can run real-time with minimum speed 50MHz. Keywords: MPEG4 H.264/AVC, decoder, motion compensator, HDL Verilog iii

5 Perancangan Motion Compensator dan Integrasi Decoder H264 Oleh Zener Sukra Menyetujui Pembimbing, Trio Adiono, Phd iv

6 PEDOMAN PENGGUNAAN TESIS Tesis S2 yang tidak dipublikasikan, terdaftar dan tersedia di Perpustakaan Institut Teknologi Bandung, dan terbuka untuk umum dengan ketentuan bahwa hak cipta ada pada pengarang. Referensi kepustakaan diperkenankan dicatat, tetapi pengutipan atau peringkasan hanya dapat dilakukan seizin pengarang dan harus disertai dengan kebiasaan ilmiah untuk menyebutkan sumbernya. Memperbanyak atau menerbitkan sebagian atau seluruh tesis haruslah seizin Direktur Program Pascasarjana, Institut Teknologi Bandung. Perpustakaan yang meminjam tesis ini untuk keperluan anggotanya harus mengisi nama dan tanda tangan peminjam dan tanggal pinjam. v

7 KATA PENGANTAR Hormat kepada Tiga Permata Mulia, Para Budha dan Bodhisattva. Puji dan syukur karena memberikan keteguhan dalam mengerjakan segala sesuatu guna mencapai hasil yang maksimal yang pada akhirnya skripsi ini dapat diselesaikan dengan baik. Tak lupa penulis juga mengucapkan terima kasih kepada: Selama melaksanakan tesis ini, penulis mendapat bantuan dan dukungan dari berbagai pihak. Untuk itu, penulis ingin mengucapkan terima kasih kepada : 1. Bapak Trio Adiono selaku pembimbing, yang telah memberikan bimbingan dan semangat dalam menyelesaikan tesis ini; 2. Ayah, Ibu dan Kakak, yang senantiasa memberikan dorongan dan semangat, serta kesabaran, pengertian; 3. seluruh staf dan karyawan Laboratorium IC Design, yang telah memberikan banyak sekali bantuannya; 4. seluruh sahabat sedharma, yang memberikan semangat dan dorongan; 5. dan semua pihak yang membantu, yang tidak dapat penulis sebutkan satu persatu. Penulis menyadari bahwa tesis ini bukanlah tanpa kelemahan, untuk itu kritik dan saran sangat diharapkan. Akhir kata, semoga tesis ini dapat bermanfaat bagi para pembacanya. Bandung, Juni 2008 Penulis vi

8 Daftar Isi Halaman ABSTRAK... i ABSTRACT... iii PENGESAHAN... iv PEDOMAN PENGGUNAAN TESIS... v KATA PENGANTAR... vi DAFTAR ISI... vii DAFTAR LAMPIRAN... ix DAFTAR GAMBAR... x DAFTAR TABEL... xii DAFTAR SINGKATAN DAN LAMBANG... xiii BAB I. PENDAHULUAN... 1 I.1 Latar Belakang Masalah... 1 I.2 Batasan Masalah... 3 I.3 Metodologi Penelitian... 3 I.4 Sistematikan Pembahasan... 4 BAB II. Decoder MPEG4 H.264/AVC... 5 II.1 Sistem H II.2 Module Inverse Block Transform... 6 II.3 Module Deblocking Filter... 7 II.4 Module Motion Compensator BAB III. Perancangan RTL Motion Compensator III.1 Module Motion Compensator III.2 MC Depan III.3 Memory MC III.3 MC Belakang III.4 Alamat MC III.5 Kontrol MC vii

9 III.6 Komponen Pendukung BAB IV Perancangan RTL IV.1 Pengalamatan IV.2 Inverse Transform IV.3 DBFilter IV.4 Interface MC Inverse IV.5 Kontrol Utama BAB V. Verifikasi dan Implementasi Decoder H V.1 Verifikasi Decoder H V.2 Implementasi pada Standard Cell V.3 Kinerja Komputasi BAB VI. Kesimpulan dan Saran DAFTAR PUSTAKA LAMPIRAN viii

10 DAFTAR LAMPIRAN Lampiran A1. Diagram Block MC untuk luma. 55 Lampiran A2. Diagram Block MC untuk chroma. 56 Lampiran A3. Diagram Block Bagian depan untuk Luma 57 Lampiran A4. Diagram Block bagian depan untuk Chroma 58 Lampiran A5. Diagram Block Gabung Luminance Lampiran A6. Diagram Block MC_chroma_depan Lampiran A7. Diagram Block Gabung Depan Lampiran A8. Diagram Block Gabung Depan Lampiran A9. Diagram Blok mc belakang Luminance 62 Lampiran A10. Diagram Blok mc_inv. 64 Lampiran B1. Timing Inverse Transform. 65 Lampiran B2. Timing Deblocking filter Lampiran B3. Timing Motion Compensator luma 71 Lampiran B4. Timing Motion Compensator Chroma.. 75 ix

11 DAFTAR GAMBAR Halaman Gambar 1.1. Diagram Block MPEG-4 h.264/avc 2 Gambar 2.1. Blok diagram decoder MPEG-4 h.264/avc 6 Gambar 2.2 Arsitektur Inverse Block Transform... 7 Gambar 2.3. Urutan proses filtering pada suatu makroblok.. 8 Gambar 2.4. Baris-baris data pada sisi vertical dan horizontal yang hendak difilter 8 Gambar 2.5 Diagram Alir Penentuan Nilai Boundary Strength (BS) 9 Gambar 2.6. Proses perdiksi dari frame sebelumnya dan frame sesudahnya 10 Gambar 2.7. Memory map untuk melakukan quarter piksel interpolation Gambar 2.8. Half piksel dan quarter piksel 12 Gambar 2.9 Perhitungan koefisien pada MC chroma Gambar 3.1 Diagram Block Motion Compensator Gambar 3.2 Diagram Block Motion compensator bagian depan 16 Gambar 3.3 Diagram Block MC Depan Gambar 3.4. Diagram Blok MC_luminance_depan_ Gambar 3.5. Diagram Blok MC_luminance_depan_ Gambar 3.6. Diagram blok dxdy_lumi 18 Gambar 3.7. Diagram blok MC_chroma_depan_ Gambar 3.8. Alir data untuk luminance.. 19 Gambar 3.9. Alir data untuk chroma 19 Gambar Diagram blok adder_mc.. 20 Gambar Diagram blok mc_luminance_depan_11 20 Gambar Diagram blok mc_chroma_depan_11 20 Gambar Diagram blok mc_depan_sumbu. 21 Gambar Diagram alir untuk menentukan proses pada lakukan_lumi. 21 Gambar Diagram alir sumbu_x_lumi. 22 x

12 Gambar Diagram alir sumbu_y_lumi. 22 Gambar Diagram blok mc_chroma_depan_alamat.. 23 Gambar Diagram blok data_aaa. 24 Gambar 3.19 Diagram blok mc chroma belakang. 27 Gambar 3.20 Diagram blok mc belakang Luminance.. 27 Gambar 4.1. Sistem Decoder H.264 (Top level) Gambar 4.2 Jumlah macroblok pada sebuah frame 32 Gambar 4.3. Perbandingan antara macroblock, block dan piksel.. 33 Gambar 4.4. Identifikasi dari sebuah alamat 33 Gambar 4.5 Diagram blok besar inverse transform.. 35 Gambar 4.6 Alir data inverse dalam 1 block.. 36 Gambar4.7. Kiri hasil inverse transform referensi, kanan hasil inferse transform dari module inverse_block_transform 36 Gambar 4.8 Diagram block besar Deblocking filter.. 38 Gambar 4.9. Alir data secara umum dalam 1 block.. 39 Gambar Alir data yang akan dimasukan ke dalam module dbfilter 40 Gambar 4.11 Interface MC Inverse Gambar 4.12 Diagram alir untuk control_utama Gambar 4.13 Modul Kontrol tindakan 44 Gambar 5.1. Hasil perbandingan input untuk dbfilter luma dimana merupakan intra prediction Gambar 5.2. Hasil perbandingan input untuk dbfilter chroma dimana merupakan intra prediction 46 Gambar 5.3. Hasil perbandingan output dari dbfilter. 47 Gambar 5.4. Hasil perbandingan input untuk dbfilter luma dimana merupakan inter prediction.. 47 Gambar 5.5. Hasil perbandingan input dbfilter chroma dimana merupakan inter prediction 48 Gambar 5.6 Hasil optimasi dari design analyzer 49 Gambar 5.7 Report timing dari design analyzer. 50 Gambar 5.8 Report area dari design analyzer xi

13 DAFTAR TABEL Tabel V.1 Kinerja Komputasi 1 Macroblock 51 xii

14 DAFTAR SINGKATAN DAN LAMBANG SINGKATAN Nama Pemakaian pertama kali pada halaman MPEG Motion Picture Expert Group i NAL Network Abstraction Layer i AVC Advance Video Coding i RTL Register Transfer Level i Verilog HDL Verilog Hardware Description Language i MC Motion Compensator viii IDCT Inverse Discrete Cosine Transform 2 VCGE Vidio Coding Expert Group 5 I-slice Intra prediction slice 5 B-slice Bi-prediction slice 5 P-slice Prediction slice 5 BS Boundary Strength 8 QP Quantitation Parameter 40 xiii